[發明專利]存儲系統及其操作方法

在審

• 申請號: 202210424496.X
• 申請日: 2022-04-20
• 公開（公告）號: CN114758696A
• 公開（公告）日: 2022-07-15
• 發明（設計）人: 黃明
• 申請（專利權）人: 芯動微電子科技（珠海）有限公司
• 主分類號: G11C11/401
• 分類號: G11C11/401;G11C29/42;G06F12/0877
• 代理公司: 上海熠澗知識產權代理有限公司 31442
• 代理人: 林高鋒

本發明公開了一種存儲系統及其操作方法。該系統中的DDR5DIMM包括第一子通道；第一子通道包括第一組數據緩存器和第一組DRAM芯片；第一組數據緩存器(DB)用于以第一速率通過第一組數據總線獲取第一數據和第一ECC碼，還用于以第二速率通過第二組數據總線將所述第一數據和所述第一ECC碼存儲至所述第一組DRAM芯片。第一組數據緩存器包括多個數據緩存器，第一組DRAM芯片包括多個DRAM芯片組，第一組數據總線包括多個主機側數據總線，第二組數據總線包括多個存儲側數據總線；主機側數據總線、數據緩存器、存儲側數據總線和DRAM芯片組一一對應。本發明支持chipkill ECC功能，且芯片使用量少，成本和功耗低。

技術領域

本發明屬于存儲器技術領域，更具體地，涉及一種存儲系統及其操作方法。

背景技術

DDR5是第五代DDR SDRAM的簡稱，當前的雙倍速率同步動態隨機存取存儲器(Double Data Rate Synchronous Dynamic Random Access Memory，DDR SDRAM)標準適用于DDR5存儲器，并提供一個可支持雙列直插式存儲模塊(Dual-in-line Memory Module，DIMM)設備的通道，其最高速率為3200MHz或者6400MT/s，在時鐘的上升沿和下降沿記錄數據。

chipkill這個術語傳統上指的是糾正內存中多個位錯誤的能力，其中多個位錯誤是內存設備的總線寬度。例如，對于4或8位寬的SDRAM，支持chipkill功能的系統將能夠糾正內存設備中的4或8位寬錯誤。因此，在支持chipkill的系統中，以×4或×8配置組織的整個SDRAM的芯片故障將不會導致系統故障。

DDR5內存標準的目標是至少將DDR4的最大速率提高一倍，以達到6400MT/s，甚至8400MI/s，同時保證高的可靠性并降低成本和功耗。但現有技術中的DDR4/DDR5混合DIMM不具有chipkill功能，錯誤檢測占用了較大的存儲開銷，且單次訪問需要激活的芯片數量較多，導致無法滿足可靠性、成本和功耗的要求。

發明內容

針對現有技術的以上缺陷或改進需求，本發明提供了一種存儲系統及其操作方法，具有兩倍于普通DDR5 DIMM的帶寬，支持chipkill ECC(Error Correcting Code，糾錯碼)功能，且芯片使用量少，成本和功耗低。

為實現上述目的，按照本發明的一個方面，提供了一種DDR5 DIMM，包括第一子通道；第一子通道包括第一組數據緩存器和第一組DRAM芯片；第一組數據緩存器用于以第一速率通過第一組數據總線獲取第一數據和第一ECC碼，還用于以第二速率通過第二組數據總線將第一數據和第一ECC碼存儲至第一組DRAM芯片；第一組數據緩存器包括多個數據緩存器，第一組DRAM芯片包括多個DRAM芯片組，第一組數據總線包括多個主機側數據總線，第二組數據總線包括多個存儲側數據總線；主機側數據總線、數據緩存器、存儲側數據總線和DRAM芯片組一一對應。

在一些實施方式中，第一數據包括第一部分和第二部分，第一ECC碼包括第一ECC數據和第二ECC數據；第一組數據緩存器用于在時鐘的上升沿獲取第一部分和第一ECC數據，還用于在時鐘的下降沿獲取第二部分和第二ECC數據；第一部分和第二部分均包括連續的多個半字節數據。

在一些實施方式中，第一組DRAM芯片均為×4 DRAM芯片，第一ECC數據和第二ECC數據的長度均為半字節；多個數據緩存器中的每一個用于在時鐘的上升沿獲取第一部分中的2個半字節數據或第一ECC數據，還用于在時鐘的下降沿獲取第二部分中的2個半字節數據或第二ECC數據，還用于將獲取的第一部分中的2個半字節數據和第二部分中的2個半字節數據存儲至對應的DRAM芯片組，或者將獲取的第一ECC數據和第二ECC數據存儲至對應的DRAM芯片組。

在一些實施方式中，DRAM芯片組中的每一個DRAM芯片存儲1個半字節數據，或者DRAM芯片組中的每一個DRAM芯片存儲第一ECC數據或者第二ECC數據。