[發明專利]存儲系統及其操作方法

在審

• 申請號: 202210424496.X
• 申請日: 2022-04-20
• 公開（公告）號: CN114758696A
• 公開（公告）日: 2022-07-15
• 發明（設計）人: 黃明
• 申請（專利權）人: 芯動微電子科技（珠海）有限公司
• 主分類號: G11C11/401
• 分類號: G11C11/401;G11C29/42;G06F12/0877
• 代理公司: 上海熠澗知識產權代理有限公司 31442
• 代理人: 林高鋒

1.一種DDR5 DIMM，其特征在于，包括第一子通道；所述第一子通道包括第一組數據緩存器和第一組DRAM芯片；所述第一組數據緩存器用于以第一速率通過第一組數據總線獲取第一數據和第一ECC碼，還用于以第二速率通過第二組數據總線將所述第一數據和所述第一ECC碼存儲至所述第一組DRAM芯片；

所述第一組數據緩存器包括多個數據緩存器，所述第一組DRAM芯片包括多個DRAM芯片組，所述第一組數據總線包括多個主機側數據總線，所述第二組數據總線包括多個存儲側數據總線；所述主機側數據總線、所述數據緩存器、所述存儲側數據總線和所述DRAM芯片組一一對應。

2.如權利要求1所述的DDR5 DIMM，其特征在于，所述第一數據包括第一部分和第二部分，所述第一ECC碼包括第一ECC數據和第二ECC數據；所述第一組數據緩存器用于在時鐘的上升沿獲取所述第一部分和所述第一ECC數據，還用于在時鐘的下降沿獲取所述第二部分和所述第二ECC數據；所述第一部分和所述第二部分均包括連續的多個半字節數據。

3.如權利要求2所述的DDR5 DIMM，其特征在于，所述第一組DRAM芯片均為×4DRAM芯片，所述第一ECC數據和所述第二ECC數據的長度均為半字節；所述多個數據緩存器中的每一個用于在時鐘的上升沿獲取所述第一部分中的2個半字節數據或第一ECC數據，還用于在時鐘的下降沿獲取所述第二部分中的2個半字節數據或第二ECC數據，還用于將獲取的第一部分中的2個半字節數據和第二部分中的2個半字節數據存儲至對應的DRAM芯片組，或者將獲取的第一ECC數據和第二ECC數據存儲至對應的DRAM芯片組。

4.如權利要求3所述的DDR5 DIMM，其特征在于，所述DRAM芯片組中的每一個DRAM芯片存儲1個半字節數據，或者所述DRAM芯片組中的每一個DRAM芯片存儲所述第一ECC數據或者所述第二ECC數據。

5.如權利要求2所述的DDR5 DIMM，其特征在于，所述第一組DRAM芯片均為×8DRAM芯片，所述第一ECC數據和所述第二ECC數據的長度均為一個字節；所述多個數據緩存器中的每一個用于在時鐘的上升沿獲取所述第一部分中的2個半字節數據或第一ECC數據，還用于在時鐘的下降沿獲取所述第二部分中的2個半字節數據或第二ECC數據，還用于將獲取的第一部分中的2個半字節數據和第二部分中的2個半字節數據存儲至對應的DRAM芯片組，或者將獲取的第一ECC數據和第二ECC數據存儲至對應的DRAM芯片組。

6.如權利要求5所述的DDR5 DIMM，其特征在于，所述第一部分中的2個半字節數據存儲至對應的DRAM芯片組的一個DRAM芯片中，所述第二部分中的2個半字節數據存儲至對應的DRAM芯片組的另一個DRAM芯片中；所述第一ECC數據存儲至對應的DRAM芯片組的一個DRAM芯片中，所述第二ECC數據存儲至對應的DRAM芯片組的另一個DRAM芯片中。

7.如權利要求1至6中任一項所述的DDR5 DIMM，其特征在于，所述第一子通道還包括時鐘鎖存驅動器，所述DDR5 DIMM還包括第二子通道，所述第二子通道具有與所述第一子通道相同的結構，所述時鐘鎖存驅動器為所述第一子通道和所述第二子通道共用。

8.一種存儲系統，其特征在于，包括CPU、存儲器控制器和如權利要求1至7中任一項所述的DDR5 DIMM。