[發明專利]一種共用比較器的兩通道時域交織型Binary-Search ADC系統

在審

• 申請號: 202210406096.6
• 申請日: 2022-04-18
• 公開（公告）號: CN115133930A
• 公開（公告）日: 2022-09-30
• 發明（設計）人: 趙汝法;熊德宇;王巍;張定冬;張珊;劉博文;袁軍
• 申請（專利權）人: 重慶郵電大學
• 主分類號: H03M1/12
• 分類號: H03M1/12
• 代理公司: 重慶市恒信知識產權代理有限公司 50102
• 代理人: 劉小紅

1.一種共用比較器的兩通道時域交織型Binary-Search ADC系統，其特征在于，包括：兩通道自舉采樣選通電路、共用比較器的兩通道比較電路、編碼器和兩通道數選器，所述兩通道自舉采樣選通電路與共用比較器的兩通道比較電路相連接，所述共用比較器的兩通道比較電路與編碼器相連接，所述編碼器與兩通道數選器相連接，兩通道自舉采樣選通電路、共用比較器的兩通道比較電路、編碼器、兩通道數選器均與時鐘脈沖/電源相連接，其中，所述兩通道自舉采樣選通電路具有兩通道選通功能，所述兩通道自舉采樣選通電路通過傳輸門和額外的一組自舉開關和電容將單組采樣信號分割為兩組互不重疊的采樣信號，分別傳輸給兩個通道的子ADC電路，保證兩個通道的子ADC電路工作互不干擾；還用于保證開關CMOS管的柵源電壓始終維持一個固定的值；共用比較器的兩通道比較電路用于將單個比較器輸出拆分為兩個不同子通道的輸出，編碼器用于將比較器輸出邏輯轉換為0、1數字碼，兩通道數選器用于將兩個不同子通道的輸出信號復原為完整信號，所述兩通道自舉采樣選通電路、共用比較器的兩通道比較電路和兩通道數選電路均為動態結構，動態結構相比于傳統結構引入了時序信號來控制電路的關斷，其中本文的時序信號被完整的分為了占空比各為50％的兩個通道，以滿足單個比較器能夠工作在兩個非重疊的時序信號下，實現運行速度的倍增。

2.根據權利要求1所述的一種共用比較器的兩通道時域交織型Binary-Search ADC系統，其特征在于，所述兩通道自舉采樣選通電路包括子兩通道數選電路、自舉采樣開關和采樣電容，其中，所述子兩通道數選電路是利用傳輸門和邏輯門為選通元件，將輸入的模擬正弦信號分給兩個自舉采樣通道，從而給后級比較電路提供兩組不同的采樣電平；所述自舉采樣開關用于在輸入信號不斷變化時保持開關管的導通電阻穩定，當CLK時序為低時自舉采樣開關關斷，對開關內部電容的上極板充電到VDD，同時將上一個周期的采樣信號信號保存在采樣電容上，而CLK時序為高時，輸入信號VIN被引入到開關內部電容的下極板，由于電容兩端的電壓差不會突變，上極板電壓增加到VDD+VIN，VIN表示輸入信號電壓，VDD表示電源電壓，并通過旁路引入到開關管的柵極，保持開關管柵源電壓穩定，導通電阻穩定，同時自舉采樣開關導通將連續的輸入信號輸入到采樣電容上，實現低失真和全擺幅輸入范圍，消除體效應所對應的開關導通電阻帶來的非線性。

3.根據權利要求1所述的一種共用比較器的兩通道時域交織型Binary-Search ADC系統，其特征在于，所述共用比較器的兩通道比較電路包括若干級三級動態比較器、時序選通邏輯和輸出選通邏輯，其中，

三級動態比較器包括兩級動態放大器和一級動態閂鎖級，用于比較自舉采樣電路傳來的采樣電平和參考電平，兩級動態放大器用于減小后級比較器輸入端的失調電壓，避免判決失誤，提高了精度，一級動態閂鎖級用于對差分信號快速判決，提高響應速度；

時序選通邏輯包括傳輸門和邏輯門，用于將單個輸入時序通過不同的邏輯門以及延時電路分化為兩個子通道所需的全部時序，保證比較器能夠正常工作在兩個非重疊的通道下，而如圖7所示的比較器陣列包含三級比較器電路，三級比較器電路之間的時序也相互關聯，第一級比較器電路的時序信號由時鐘電路產生，第一級比較器電路包含一個單獨的比較器，并對輸入信號和參考電壓進行判決產生第一位的判決結果，第一位的判決結果再輸入后面的解碼器電路的同時作為下一級電路的時序信號觸發第二級電路工作，依次循環；

輸出選通邏輯用于將比較器的正負輸出端分化為兩個非重疊通道的兩組輸出，并把大小關系傳遞到后級編碼器電路中轉換成數字信號，并把兩個子通道的編碼器輸出結果輸入到兩通道數選器中，完成一次模數轉換。

4.根據權利要求3所述的一種共用比較器的兩通道時域交織型Binary-Search ADC系統，其特征在于，所述共用比較器的兩通道比較電路使用的比較器數目只有兩通道ADC的一半，通過傳輸門和邏輯門控制將單個比較器同時工作在兩個通道下的不同狀態，同時也將輸出通道拆分為兩個子通道傳輸給編碼器編碼；而各級比較電路的時序也是高度相關聯的，在前級比較器完成判決后，后一級電路的時序信號由前級電路中的比較器輸出提供，即后級電路的工作狀態是由前級電路選中的，相當于前級比較器的輸出組選中后級比較器的四個狀態，同時后級電路的時序由前級電路的工作狀態決定，使得整個比較電路實現異步工作邏輯。