[發(fā)明專利]基4 Booth乘法器及其實現(xiàn)方法、運算電路及芯片

在審

• 申請?zhí)枺?/td>: 202210402706.5
• 申請日: 2022-04-18
• 公開（公告）號: CN114756203A
• 公開（公告）日: 2022-07-15
• 發(fā)明（設(shè)計）人: 不公告發(fā)明人
• 申請（專利權(quán)）人: 北京源啟先進微電子有限公司
• 主分類號: G06F7/53
• 分類號: G06F7/53
• 代理公司: 北京合智同創(chuàng)知識產(chǎn)權(quán)代理有限公司 11545
• 代理人: 李杰

1.一種基4Booth乘法器，其特征在于，包括：

選擇控制器，用于根據(jù)乘數(shù)各比特位上的取值，輸出用于表征部分積置零的置零選通控制信號、用于表征部分積為被乘數(shù)乘以正1的正1倍選通控制信號、用于表征部分積為被乘數(shù)乘以負1的負1倍選通控制信號、用于表征部分積為被乘數(shù)乘以正2的正2倍選通控制信號、用于表征部分積為被乘數(shù)乘以負2的負2倍選通控制信號以及用于表征部分積為被乘數(shù)乘以負數(shù)倍的符號位選通控制信號中的任一種；其中，所述乘數(shù)和所述被乘數(shù)為N位二進制數(shù)；

多位選擇器，用于在接收表征部分積置零的置零選通控制信號，輸出用于使部分積為零的第一選擇結(jié)果；在接收表征部分積為被乘數(shù)乘以正1的正1倍選通控制信號，輸出用于使部分積為被乘數(shù)乘自身的第二選擇結(jié)果；在接收表征部分積為被乘數(shù)乘以負1的負1倍選通控制信號，輸出用于使部分積為被乘數(shù)乘-1的第三選擇結(jié)果；在接收表征部分積為被乘數(shù)乘以正2的正2倍選通控制信號，輸出用于使部分積為被乘數(shù)乘2的第四選擇結(jié)果；在接收表征部分積為被乘數(shù)乘以負2的負2倍選通控制信號，輸出用于使部分積為被乘數(shù)乘-2的第五選擇結(jié)果；以及，

多路進位保存加法器，用于確定N/2組帶有基4Booth乘法進位權(quán)重的N比特的部分積在第0個比特位至第(2N-1)個比特位上對應(yīng)的比特位，并對第0個比特位至第(2N-1)個比特位上的部分積分別進行壓縮，輸出2N比特的2組數(shù)據(jù)，所述多路進位保存加法器在第0個比特位至第(2N-1)個比特位上用于壓縮的進位保存加法器的數(shù)量為對應(yīng)比特位上部分積的數(shù)量與符號位的數(shù)量之和減2；

帶進位鏈的進位加法器，用于將所述2N比特的2組數(shù)據(jù)進行相加求和。

2.根據(jù)權(quán)利要求1所述的基4Booth乘法器，其特征在于，N為16；所述帶進位鏈的進位加法器包括：

M個進位模塊，每個進位模塊對應(yīng)所述32比特的2組數(shù)據(jù)的多個比特位，其中，第m個進位模塊與第m-1個進位模塊連接，以用于接收所述第m-1進位模塊輸出的級間進位參數(shù)，所述被乘數(shù)和所述乘數(shù)為16位二進制數(shù)，M為小于或者等于5的整數(shù)，m為大于1且小于或等于M的整數(shù)；每個進位模塊包括預(yù)處理單元和多個進位計算單元，一個進位計算單元對應(yīng)所述32比特的2組數(shù)據(jù)的一個比特位；

其中，所述部分積用于表征乘數(shù)的第i+1個比特位、第i個比特位和第i-1個比特位與被乘數(shù)基于基4Booth乘法的乘積；i為大于或等于0且小于或等于15的整數(shù)。

3.根據(jù)權(quán)利要求1所述的基4Booth乘法器，其特征在于，M等于5，第1個進位模塊對應(yīng)32比特的2組數(shù)據(jù)的第0比特位至第3比特位，所述第2個進位模塊對應(yīng)32比特的2組數(shù)據(jù)的第4比特位至第7比特位，所述第3個進位模塊對應(yīng)32比特的2組數(shù)據(jù)的第8比特位至15比特位，所述第4個進位模塊對應(yīng)32比特的2組數(shù)據(jù)的第16比特位至23比特位，所述第5個進位模塊對應(yīng)32比特的2組數(shù)據(jù)的第24比特位至31比特位。

4.根據(jù)權(quán)利要求1所述的基4Booth乘法器，其特征在于，N為32；所述帶進位鏈的進位加法器包括：

K個進位模塊，每個進位模塊對應(yīng)所述64比特的2組數(shù)據(jù)的多個比特位，其中，第k個進位模塊與第k-1個進位模塊連接，以用于接收所述第k-1進位模塊輸出的級間進位參數(shù)，所述被乘數(shù)和所述乘數(shù)為32位二進制數(shù)，K為小于或者等于7的整數(shù)，k為大于1且小于或等于K的整數(shù)；每個進位模塊包括預(yù)處理單元和多個進位計算單元，一個進位計算單元對應(yīng)所述64比特的2組數(shù)據(jù)的一個比特位；

其中，所述部分積用于表征乘數(shù)的第j+1個比特位、第j個比特位和第j-1個比特位與被乘數(shù)基于基4Booth乘法的乘積；j為大于或等于0且小于或等于31的整數(shù)。