[發明專利]一種低溫漂遲滯比較器

在審

• 申請號: 202210379523.6
• 申請日: 2022-04-12
• 公開（公告）號: CN114675705A
• 公開（公告）日: 2022-06-28
• 發明（設計）人: 黃東;邢向明;馮奕;唐茂潔
• 申請（專利權）人: 中科芯集成電路有限公司
• 主分類號: G05F1/567
• 分類號: G05F1/567
• 代理公司: 無錫派爾特知識產權代理事務所(普通合伙) 32340
• 代理人: 楊立秋

1.一種低溫漂遲滯比較器，其特征在于，包括補償電流產生模塊和內部遲滯比較模塊，

所述補償電流產生模塊產生電流提供給所述內部遲滯比較模塊；

所述內部遲滯比較模塊實現輸出電壓的遲滯輸出特性，降低受溫度的影響。

2.如權利要求1所述的低溫漂遲滯比較器，其特征在于，所述補償電流產生模塊包括NMOS管MN1～MN4、PMOS管MP5～MP10、輸入端電壓V1和V2、運算放大器AMP1和AMP2；

運算放大器AMP1的正輸入端連接輸入端電壓V1，負輸入端連接NMOS管MN1的漏端，輸出端連接PMOS管MP5的柵端；NMOS管MN1的漏端連接PMOS管MP5的漏端，柵端連接輸入端電壓V2；PMOS管MP5的源端連接PMOS管MP7的漏端；PMOS管MP7的柵端接自身漏端；PMOS管MP8的柵端連接PMOS管MP7的柵端，漏端連接NMOS管MN3的漏端；NMOS管MN3的柵端與NMOS管MN4的柵端連接；

運算放大器AMP2的正輸入端連接相同的輸入端電壓V1，負輸入端連接NMOS管MN2的漏端，輸出端連接PMOS管MP6的柵端；NMOS管MN2的漏端連接PMOS管MP6的漏端，柵端連接相同的輸入端電壓V2；PMOS管MP6的源端連接PMOS管MP10的漏端；PMOS管MP10的柵端接自身漏端；PMOS管MP9的柵端連接PMOS管MP10的柵端，漏端連接NMOS管MN4的漏端；NMOS管MN4的柵端連接自身漏端。

3.如權利要求2所述的低溫漂遲滯比較器，其特征在于，所述NMOS管MN1～MN4的源端均接地；所述PMOS管MP7～MP10的源端均連接電源電壓VDD。

4.如權利要求2所述的低溫漂遲滯比較器，其特征在于，所述內部遲滯比較模塊包括NMOS管MN11～MN16、PMOS管MP17～MP22；

NMOS管MN11的漏端和柵端均接入所述補償電流產生模塊輸出的補償電流I1；NMOS管MN12的柵端連接NMOS管MN11的柵端，漏端連接NMOS管MN15的源端和NMOS管MN16的源端；NMOS管MN13的漏端連接PMOS管MP17的漏端，柵端接其自身漏端；NMOS管MN14的漏端接PMOS管MP22的漏端，柵端接NMOS管MN13的柵端；NMOS管MN15的柵端連接參考電壓VREF，漏端連接PMOS管MP20的漏端；NMOS管MN16的柵端連接輸入電壓VIN，漏端連接PMOS管MP19的漏端；

PMOS管MP17的柵端連接PMOS管MP18的漏端；PMOS管MP18的柵端接自身漏端；PMOS管MP19的漏端連接PMOS管MP21的漏端，柵端接PMOS管MP18的柵端；PMOS管MP20的漏端連接PMOS管MP18的漏端，柵端接PMOS管MP21的柵端；PMOS管MP21的漏端接自身柵端；PMOS管MP22的柵端接PMOS管MP21的漏端。

5.如權利要求4所述的低溫漂遲滯比較器，其特征在于，所述NMOS管MN11～MN14的源端均接地；所述PMOS管MP17～MP22的源端均接電源電壓VDD。