[發(fā)明專利]一種低溫漂遲滯比較器

在審

• 申請(qǐng)?zhí)枺?/td>: 202210379523.6
• 申請(qǐng)日: 2022-04-12
• 公開（公告）號(hào): CN114675705A
• 公開（公告）日: 2022-06-28
• 發(fā)明（設(shè)計(jì)）人: 黃東;邢向明;馮奕;唐茂潔
• 申請(qǐng)（專利權(quán)）人: 中科芯集成電路有限公司
• 主分類號(hào): G05F1/567
• 分類號(hào): G05F1/567
• 代理公司: 無錫派爾特知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙) 32340
• 代理人: 楊立秋

本發(fā)明公開一種低溫漂遲滯比較器，屬于模擬電路領(lǐng)域。所述低溫漂遲滯比較器包括補(bǔ)償電流產(chǎn)生模塊和內(nèi)部遲滯比較模塊；所述補(bǔ)償電流產(chǎn)生模塊產(chǎn)生受工藝影響的補(bǔ)償電流，將該模塊產(chǎn)生的補(bǔ)償電流提供給所述內(nèi)部遲滯比較模塊，所述內(nèi)部遲滯比較模塊能在實(shí)現(xiàn)遲滯傳輸特性的基礎(chǔ)上，通過模塊之間配合實(shí)現(xiàn)一種受工藝和溫度影響低的低溫漂遲滯比較器，針對(duì)寬溫度范圍的應(yīng)用場(chǎng)景也能保證遲滯比較器的精確度。

技術(shù)領(lǐng)域

本發(fā)明涉及模擬電路技術(shù)領(lǐng)域，特別涉及一種低溫漂遲滯比較器。

背景技術(shù)

使用一般比較器會(huì)出現(xiàn)在閾值點(diǎn)附近，由于噪聲的影響會(huì)出現(xiàn)輸出電平誤觸發(fā)現(xiàn)象。為應(yīng)對(duì)噪聲問題，使用遲滯比較器特有的傳輸特性，輸出電壓翻轉(zhuǎn)時(shí)，此時(shí)輸入電壓對(duì)應(yīng)有不同的正轉(zhuǎn)折點(diǎn)電壓和負(fù)轉(zhuǎn)折點(diǎn)電壓，通過遲滯比較器輸出輸入的雙穩(wěn)態(tài)特性，可以很好解決一般比較器出現(xiàn)輸出電平誤觸發(fā)問題。

傳統(tǒng)的遲滯比較器受工藝參數(shù)和溫度影響較大，尤其在應(yīng)用場(chǎng)景溫度變化較大，工藝制程中工藝參數(shù)的影響較大時(shí)，常常會(huì)出現(xiàn)輸入的正轉(zhuǎn)折點(diǎn)電壓或負(fù)轉(zhuǎn)折點(diǎn)電壓電平移位的現(xiàn)象，影響遲滯比較器的精確度。

發(fā)明內(nèi)容

本發(fā)明的目的在于提供一種低溫漂遲滯比較器，以解決傳統(tǒng)遲滯比較器中受工藝和溫度影響而精確度降低的問題。

為解決上述技術(shù)問題，本發(fā)明提供了一種低溫漂遲滯比較器，包括補(bǔ)償電流產(chǎn)生模塊和內(nèi)部遲滯比較模塊，

所述補(bǔ)償電流產(chǎn)生模塊產(chǎn)生電流提供給所述內(nèi)部遲滯比較模塊；

所述內(nèi)部遲滯比較模塊實(shí)現(xiàn)輸出電壓的遲滯輸出特性，降低受溫度的影響。

可選的，所述補(bǔ)償電流產(chǎn)生模塊包括NMOS管MN1～MN4、PMOS管MP5～MP10、輸入端電壓V1和V2、運(yùn)算放大器AMP1和AMP2；

運(yùn)算放大器AMP1的正輸入端連接輸入端電壓V1，負(fù)輸入端連接NMOS管MN1的漏端，輸出端連接PMOS管MP5的柵端；NMOS管MN1的漏端連接PMOS管MP5的漏端，柵端連接輸入端電壓V2；PMOS管MP5的源端連接PMOS管MP7的漏端；PMOS管MP7的柵端接自身漏端；PMOS管MP8的柵端連接PMOS管MP7的柵端，漏端連接NMOS管MN3的漏端；NMOS管MN3的柵端與NMOS管MN4的柵端連接；

運(yùn)算放大器AMP2的正輸入端連接相同的輸入端電壓V1，負(fù)輸入端連接NMOS管MN2的漏端，輸出端連接PMOS管MP6的柵端；NMOS管MN2的漏端連接PMOS管MP6的漏端，柵端連接相同的輸入端電壓V2；PMOS管MP6的源端連接PMOS管MP10的漏端；PMOS管MP10的柵端接自身漏端；PMOS管MP9的柵端連接PMOS管MP10的柵端，漏端連接NMOS管MN4的漏端；NMOS管MN4的柵端連接自身漏端。

可選的，所述NMOS管MN1～MN4的源端均接地；所述PMOS管MP7～MP10的源端均連接電源電壓VDD。

可選的，所述內(nèi)部遲滯比較模塊包括NMOS管MN11～MN16、PMOS管MP17～MP22；

NMOS管MN11的漏端和柵端均接入所述補(bǔ)償電流產(chǎn)生模塊輸出的補(bǔ)償電流I1；NMOS管MN12的柵端連接NMOS管MN11的柵端，漏端連接NMOS管MN15的源端和NMOS管MN16的源端；NMOS管MN13的漏端連接PMOS管MP17的漏端，柵端接其自身漏端；NMOS管MN14的漏端接PMOS管MP22的漏端，柵端接NMOS管MN13的柵端；NMOS管MN15的柵端連接參考電壓VREF，漏端連接PMOS管MP20的漏端；NMOS管MN16的柵端連接輸入電壓VIN，漏端連接PMOS管MP19的漏端；