[發明專利]集成電路及其制造方法

在審

• 申請號: 202210367963.X
• 申請日: 2017-11-28
• 公開（公告）號: CN114664741A
• 公開（公告）日: 2022-06-24
• 發明（設計）人: 陳奕寰;鄭光茗;周建志
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/8238
• 分類號: H01L21/8238;H01L27/092
• 代理公司: 隆天知識產權代理有限公司 72003
• 代理人: 吳小瑛

一種具有外延源極與漏極的集成電路被提供，其可降低柵極燒毀并提高開關速度，因而適合于高電壓的應用。此集成電路包括具有高電壓N型阱高電壓P型阱的半導體基板。此集成電路亦包括高電壓裝置位于該半導體基板之上。此高電壓裝置包括外延P型源極設置于高電壓N型阱中，外延P型漏極設置于高電壓P型阱中，以及柵極位于半導體基板的表面上的外延P型源極與外延P型漏極之間。

本申請為分案申請，其母案申請的申請號為201711216693.8，申請日為2017年11月28日，發明名稱為“集成電路及其制造方法”。

技術領域

本公開涉及一種半導體裝置，且特別涉及一種具有外延源極與漏極的集成電路及其制造方法。

背景技術

現代集成晶片使用廣泛的裝置以實現不同的功能。一般而言，集成晶片包括主動裝置和被動裝置。主動裝置包括晶體管，例如，金屬氧化物半導體場效晶體管(MOSFETs)。基于金屬氧化物半導體場效晶體管裝置的開關速度，金屬氧化物半導體場效晶體管裝置使用于車輛電子系統、電源供應及電源管理應用中。開關速度至少部分地基于金屬氧化物半導體場效晶體管裝置的RDS(on)。RDS(on)代表“漏極-源極導通電阻”，或是當金屬氧化物半導體場效晶體管為“導通”時，金屬氧化物半導體場效晶體管中漏極和源極之間的總電阻。RDS(on)與電流損耗相關，并且是金屬氧化物半導體場效晶體管最大電流額定值的基礎。

發明內容

本公開的一實施例是提供一種集成電路，包括：半導體基板，具有高電壓N型阱與高電壓P型阱；高電壓裝置位于半導體基板之上，其中高電壓裝置包括外延P型源極設置于高電壓N型阱中，外延P型漏極設置于高電壓P型阱中，以及柵極位于半導體基板的表面上的外延P型源極與外延P型漏極之間。

本公開的另一實施例是提供一種集成電路，包括：半導體基板，具有高電壓P型阱與高電壓N型阱；高電壓裝置位于半導體基板之上，其中高電壓裝置包括外延N型源極設置于高電壓P型阱中，外延N型漏極設置于高電壓N型阱中，以及柵極位于半導體基板的表面上的高電壓P型阱與高電壓N型阱之間。

本公開的又一實施例是提供一種集成電路的制造方法，包括：形成多層柵極層于基板之上，其中基板具有高電壓N型阱與高電壓P型阱；圖案化上述柵極層，以形成具有柵極介電質與柵極電極的柵極；形成多個側壁間隙壁于柵極介電質與柵極電極的每一個側壁上；選擇性沉積多個硬掩模層于基板與柵極之上；進行斜角蝕刻，以形成多邊源極凹孔于高電壓N型阱之中，且形成多邊漏極凹孔于高電壓P型阱之中，其中多邊源極凹孔與多邊漏極凹孔具有實質上平面的多個邊緣，且上述邊緣在多個角落相連接；形成外延P型源極于多邊源極凹孔之中，且形成外延P型漏極于多邊漏極凹孔之中，其中外延P型源極與外延P型漏極具有多邊形形狀；以及移除上述硬掩模層。

附圖說明

根據以下的詳細說明并配合所附附圖做完整公開。應注意的是，根據本產業的一般作業，圖示并未必按照比例繪制。事實上，可能任意的放大或縮小元件的尺寸，以做清楚的說明。

圖1A為根據一些實施例繪示一具有外延源極與漏極的P型金屬氧化物半導體(PMOS)的剖面圖。

圖1B為圖1A所繪示的外延源極與漏極的局部放大剖面圖。

圖2為根據一些實施例繪示一具有外延源極與漏極的N型金屬氧化物半導體(NMOS)的剖面圖。

圖3為根據一些實施例繪示一具有用于高電壓裝置的外延源極與漏極的集成電路(IC)的剖面圖。

圖4～圖13為根據一些實施例繪示一具有外延源極與漏極的集成電路的制造方法的一系列剖面圖。

圖14為根據圖4～圖13的實施例的制造方法的流程圖。

附圖標記說明：

100～P型金屬氧化物半導體晶體管

102～基板