[發(fā)明專利]一種基于LUT特征提取和機器學習的硬件木馬檢測方法

在審

• 申請?zhí)枺?/td>: 202210366564.1
• 申請日: 2022-04-08
• 公開（公告）號: CN114861573A
• 公開（公告）日: 2022-08-05
• 發(fā)明（設計）人: 武玲娟;胡偉;李一瑋
• 申請（專利權(quán)）人: 西北工業(yè)大學
• 主分類號: G06F30/327
• 分類號: G06F30/327;G06F30/34;G06K9/62
• 代理公司: 西安凱多思知識產(chǎn)權(quán)代理事務所(普通合伙) 61290
• 代理人: 趙革革

本發(fā)明公開了一種基于LUT特征提取和機器學習的硬件木馬檢測方法，輸入嵌入硬件木馬的集成電路設計作為訓練集；將訓練集成電路設計綜合成現(xiàn)場可編程門陣列網(wǎng)表；對FPGA網(wǎng)表進行硬件木馬特征提取，并保存生成的訓練量化特征值；使用訓練量化特征值，對機器學習分類器進行訓練，生成最優(yōu)硬件木馬分類器；輸入待檢測集成電路設計；將待檢測集成電路設計綜合成待測FPGA網(wǎng)表；對待測FPGA網(wǎng)表進行硬件木馬特征提取，并保存生成的待測量化特征值；待測量化特征值輸入到訓練好的硬件木馬分類器，將待檢測集成電路設計分為木馬節(jié)點和正常節(jié)點，從而實現(xiàn)木馬檢測。本發(fā)明的方法能夠?qū)崿F(xiàn)基于特定條件激活的硬件木馬檢測，可在集成電路設計早期檢測硬件木馬安全隱患。

技術(shù)領(lǐng)域

本發(fā)明屬于集成電路硬件安全技術(shù)領(lǐng)域，具體涉及一種硬件木馬檢測方法。

背景技術(shù)

現(xiàn)代集成電路設計為了提高產(chǎn)品開發(fā)效率、縮短產(chǎn)品上市時間大量使用不可信第三方提供的知識產(chǎn)權(quán)(Intellectual Property，IP)核，這些IP核中可能存在設計規(guī)范之外的惡意設計修改即硬件木馬。硬件木馬具有輕量級、高隱蔽性的特點，為了逃避被發(fā)現(xiàn)，硬件木馬絕大部分時間處于休眠狀態(tài)，只有在特定的條件下才會激活。硬件木馬一旦被激活將可能導致集成電路功能異常、性能下降、敏感信息泄露、甚至使芯片被遠程操控，給集成電路硬件安全造成嚴重威脅。

研究者提出基于逆向工程、側(cè)信道分析、功能驗證和安全驗證的硬件木馬檢測方法。但是逆向工程需要復雜的硬件設備，實施起來非常耗時且昂貴；側(cè)信道分析方法大多依賴于實際上并不存在的黃金參考芯片，而且對硬件木馬的設計規(guī)模與工藝擾動非常敏感；功能驗證和安全驗證方法依賴于測試向量、斷言屬性的質(zhì)量，使得測試結(jié)果中可能存在大量誤報。近年來，基于機器學習的硬件木馬檢測方法成為研究熱點。研究者在寄存器傳輸級(Register Transfer Level，RTL)、門級提取扇入、扇出、條件操作等電路結(jié)構(gòu)特征，并基于聚類、神經(jīng)網(wǎng)絡、隨機森林等機器學習方法進行分類，識別集成電路設計中嵌入的硬件木馬惡意邏輯。但是，現(xiàn)有的基于機器學習的硬件木馬檢測方法依賴于手動提取的電路特征，檢測精度不高，存在誤報現(xiàn)象。

發(fā)明內(nèi)容

為了克服現(xiàn)有技術(shù)的不足，本發(fā)明提供了一種基于LUT(Look-up-Table)特征提取和機器學習的硬件木馬檢測方法，輸入嵌入硬件木馬的集成電路設計作為訓練集；將訓練集成電路設計綜合成現(xiàn)場可編程門陣列(Field Programmable Gate Array，F(xiàn)PGA)網(wǎng)表；對FPGA網(wǎng)表進行硬件木馬特征提取，并保存生成的訓練量化特征值；使用所得到的訓練量化特征值，對機器學習分類器進行訓練，生成最優(yōu)硬件木馬分類器；輸入待檢測集成電路設計；將待檢測集成電路設計綜合成待測FPGA網(wǎng)表；對待測FPGA網(wǎng)表進行硬件木馬特征提取，并保存生成的待測量化特征值；待測量化特征值輸入到訓練好的硬件木馬分類器，將待檢測集成電路設計分為木馬節(jié)點和正常節(jié)點，從而實現(xiàn)木馬檢測。本發(fā)明的方法能夠?qū)崿F(xiàn)基于特定條件激活的硬件木馬檢測，可在集成電路設計早期檢測硬件木馬安全隱患。

本發(fā)明解決其技術(shù)問題所采用的技術(shù)方案包括如下步驟：

步驟1：輸入嵌入硬件木馬的集成電路設計作為訓練集；

步驟2：使用FPGA綜合工具將訓練集中的集成電路設計綜合成FPGA網(wǎng)表；

步驟3：對FPGA網(wǎng)表進行硬件木馬特征提取：針對FPGA網(wǎng)表中的每個信號的4層扇入邏輯，提取每層扇入包含的低翻轉(zhuǎn)LUT的個數(shù)，得到每個信號的4維量化特征值；所述低翻轉(zhuǎn)LUT指二進制初始化向量中1或者0的個數(shù)小于2個的LUT；將每個信號的4維量化特征值作為訓練數(shù)據(jù)集；

步驟4：使用訓練數(shù)據(jù)集，對機器學習分類器進行訓練，生成最優(yōu)硬件木馬分類器，用于將集成電路設計分為木馬節(jié)點和正常節(jié)點；

步驟5：使用FPGA綜合工具將待檢測集成電路設計綜合成待測FPGA網(wǎng)表；