[發明專利]一種面向大規模ASIC芯片的多芯片聯合驗證方法及裝置

有效

• 申請號: 202210366486.5
• 申請日: 2022-04-08
• 公開（公告）號: CN114860519B
• 公開（公告）日: 2022-12-23
• 發明（設計）人: 陸平靜;賴明澈;常俊勝;熊澤宇;齊星云;徐金波;黎淵;孫巖;歐洋;王子聰;張建民;董德尊
• 申請（專利權）人: 中國人民解放軍國防科技大學
• 主分類號: G06F11/22
• 分類號: G06F11/22;G06F15/163;G06F30/34
• 代理公司: 湖南兆弘專利事務所(普通合伙) 43008
• 代理人: 譚武藝

本發明公開了一種面向大規模ASIC芯片的多芯片聯合驗證方法及裝置，本發明包括將待驗證的ASIC芯片的邏輯劃分為N個邏輯單元；將N個邏輯單元映射到N個結構相同、且相互連接的FPGA芯片中，并將該ASIC芯片的各個邏輯單元分別寫入對應的FPGA芯片，形成該ASIC芯片的FPGA原型驗證系統；通過FPGA原型驗證系統執行對該ASIC芯片的完備性驗證。本發明能夠實現大規模ASIC芯片的FPGA驗證，保證了驗證完備性，可以有效發現芯片設計的性能瓶頸和功能缺陷，從而有針對性地指導芯片硬件的結構規劃和邏輯設計以及系統軟件的性能優化。

技術領域

本發明屬于高性能計算領域的芯片驗證技術，具體涉及一種面向大規模ASIC(Application Specific Integrated Circuit，專用集成電路)芯片的多芯片聯合驗證方法及裝置。

背景技術

ASIC芯片的邏輯正確性可通過FPGA原型驗證系統進行驗證。另外，通過FPGA原型驗證系統的構建，一方面可以對系統的高速信號傳輸、機械結構、通風散熱、PCB(PrintedCircuit Board，印制電路板)設計等進行有效的硬件試驗；另一方面可以在驗證平臺上進行固件、操作系統等系統軟件的開發和調試。與此同時，通過對FPGA(Field ProgrammingGate Array，現場可編程門陣列)原型驗證系統的性能評測，可以有效發現性能瓶頸，從而有針對性地指導硬件的結構規劃和邏輯設計以及系統軟件的性能優化，并且可以對最終目標系統的性能進行一定程度的預測。

通過FPGA原型驗證系統對ASIC芯片進行FPGA原型驗證的主要優勢包括：構成原型系統，對接真實軟件行為，并可對軟硬件各方面的設計進行集中檢驗；運行速度快，可進行長時間壓力測試，測試強度大。因此，基于FPGA原型驗證來對大規模ASIC芯片進行真實的長時間壓力測試，確認各主要功能滿足預期設計目標。隨著HPC(High PerformanceComputer，高性能計算機)計算速度從千萬億次級(P級，Petascale)向百億億次級(E級，Exascale)的不斷提升，微處理器芯片以及互連網絡芯片規模越來越大，管腳越來越多，邏輯越來越復雜，邏輯規模超過了當時所能使用的高端FPGA芯片的容量，怎么將超大規模的ASIC邏輯映射到FPGA芯片中是FPGA原型驗證需要解決的一個關鍵難題。

發明內容

本發明要解決的技術問題：針對現有技術的上述問題，提供一種面向大規模ASIC芯片的多芯片聯合驗證方法及裝置，本發明能夠將超大規模的ASIC邏輯映射到多個FPGA芯片中，通過多芯片聯合驗證，實現在FPGA原型系統上進行全面驗證，能夠實現大規模ASIC芯片的FPGA驗證，保證了驗證完備性，可以有效發現芯片設計的性能瓶頸和功能缺陷，從而有針對性地指導芯片硬件的結構規劃和邏輯設計以及系統軟件的性能優化。

為了解決上述技術問題，本發明采用的技術方案為：

一種面向大規模ASIC芯片的多芯片聯合驗證方法，包括：

1)將待驗證的ASIC芯片的邏輯劃分為N個邏輯單元；

2)將N個邏輯單元映射到N個結構相同、且相互連接的FPGA芯片中，使得FPGA芯片之間的通信鏈路構成邏輯單元之間的互聯總線、各個FPGA芯片的對外端口共同構成該ASIC芯片的端口，并將該ASIC芯片的各個邏輯單元寫入對應的FPGA芯片，形成該ASIC芯片的FPGA原型驗證系統；

3)通過所述FPGA原型驗證系統執行對該ASIC芯片的完備性驗證。

可選地，步驟2)中將N個邏輯單元映射到N個結構相同、時鐘保持同步、且相互連接的FPGA芯片中，使得FPGA芯片之間的通信鏈路構成邏輯單元之間的互聯總線、各個FPGA芯片的對外端口共同構成該ASIC芯片的端口包括：將該ASIC芯片的P個端口劃分為N份，使得每一個FPGA芯片包含P/N個對外端口共同構成該ASIC芯片的端口，同時每一個FPGA芯片均包含作為復位以及網絡管理信號的傳輸總線端口使用的多個控制端口，以及用于與其余N-1個FPGA芯片相連的芯片間互聯端口。