[發明專利]一種面向大規模ASIC芯片的多芯片聯合驗證方法及裝置

有效

• 申請號: 202210366486.5
• 申請日: 2022-04-08
• 公開（公告）號: CN114860519B
• 公開（公告）日: 2022-12-23
• 發明（設計）人: 陸平靜;賴明澈;常俊勝;熊澤宇;齊星云;徐金波;黎淵;孫巖;歐洋;王子聰;張建民;董德尊
• 申請（專利權）人: 中國人民解放軍國防科技大學
• 主分類號: G06F11/22
• 分類號: G06F11/22;G06F15/163;G06F30/34
• 代理公司: 湖南兆弘專利事務所(普通合伙) 43008
• 代理人: 譚武藝

1.一種面向大規模ASIC芯片的多芯片聯合驗證方法，其特征在于，包括：

1）將待驗證的ASIC芯片的邏輯劃分為N個邏輯單元；

2）將N個邏輯單元映射到N個結構相同、且相互連接的FPGA芯片中，使得FPGA芯片之間的通信鏈路構成邏輯單元之間的互聯總線、各個FPGA芯片的對外端口共同構成該ASIC芯片的端口，并將該ASIC芯片的各個邏輯單元分別寫入對應的FPGA芯片，形成該ASIC芯片的FPGA原型驗證系統；

3）通過所述FPGA原型驗證系統執行對該ASIC芯片的完備性驗證；

步驟2）中將N個邏輯單元映射到N個結構相同、且相互連接的FPGA芯片中，使得FPGA芯片之間的通信鏈路構成邏輯單元之間的互聯總線、各個FPGA芯片的對外端口共同構成該ASIC芯片的端口包括：將該ASIC芯片的P個端口劃分為N份，使得每一個FPGA芯片包含P/N個對外端口共同構成該ASIC芯片的端口，同時每一個FPGA芯片均包含作為復位以及網絡管理信號的傳輸總線端口使用的多個控制端口，以及用于與其余N-1個FPGA芯片相連的芯片間互聯端口；

步驟2）中將該ASIC芯片的各個邏輯單元分別進行轉換后并寫入對應的FPGA芯片時，還包括將該ASIC芯片的各個邏輯單元之間的通信機制修改為分時復用通信機制以實現對各個FPGA芯片之間的芯片間互聯端口資源的分時復用；

步驟2）中形成該ASIC芯片的FPGA原型驗證系統時，還包括采用統一的參考時鐘源以及統一的時鐘產生機制生成所述FPGA原型驗證系統中所有的FPGA芯片所需的時鐘信號，以使所有FPGA芯片的時鐘保持同步。

2.根據權利要求1所述的面向大規模ASIC芯片的多芯片聯合驗證方法，其特征在于，步驟3）中通過所述FPGA原型驗證系統執行對該ASIC芯片的完備性驗證時，還包括在需要對所述FPGA原型驗證系統中所有的FPGA芯片進行復位時，采用統一的復位信號實現對所述FPGA原型驗證系統中所有的FPGA芯片進行復位。

3.根據權利要求1所述的面向大規模ASIC芯片的多芯片聯合驗證方法，其特征在于，步驟2）之后、步驟3）之前還包括對待驗證的ASIC芯片、FPGA原型驗證系統的邏輯功能進行等價性檢查的步驟，且只有在等價性檢查通過的條件下才跳轉步驟3）。

4.一種使用權利要求1～3中任意一項所述面向大規模ASIC芯片的多芯片聯合驗證方法的多芯片聯合驗證裝置，其特征在于，包括N個結構相同、且相互連接的驗證板，所述驗證板上設有用于寫入待驗證的ASIC芯片的邏輯單元的FPGA芯片，所述FPGA芯片之間的通信鏈路構成該ASIC芯片的邏輯單元之間的互聯總線、各個FPGA芯片的對外端口共同構成該ASIC芯片的端口。

5.根據權利要求4所述的多芯片聯合驗證裝置，其特征在于，所述驗證板包括邏輯驗證子板、通信接口擴展子板和測試接口擴展子板，所述邏輯驗證子板上包括FPGA芯片和微控制器芯片，用于ASIC芯片的邏輯單元驗證并構成基本調試環境；所述通信接口擴展子板上包括多個網絡端口插座，用于ASIC芯片的多端口邏輯驗證；所述測試接口擴展子板上包括多個測試插座，用于邏輯調試時FPGA內部信號的觀測，所述通信接口擴展子板和邏輯驗證子板之間通過電連接器連接，所述測試接口擴展子板焊接或通過電連接器連接在邏輯驗證子板上。

6.一種面向大規模ASIC芯片的多芯片聯合驗證系統，包括相互連接的微處理器和存儲器，其特征在于，該微處理器被編程或配置以執行權利要求1～3中任意一項所述面向大規模ASIC芯片的多芯片聯合驗證方法的步驟。

7.一種計算機可讀存儲介質，所述計算機可讀存儲介質中存儲有計算機程序，其特征在于，該計算機程序用于被微處理器執行以實施權利要求1～3中任意一項所述面向大規模ASIC芯片的多芯片聯合驗證方法的步驟。