[發明專利]基于FPGA的波特率自適應串口通信擴展裝置及方法

有效

• 申請號: 202210361098.8
• 申請日: 2022-04-07
• 公開（公告）號: CN114706810B
• 公開（公告）日: 2023-07-18
• 發明（設計）人: 蒲永材;孫梧雨;張雄林;王文俊;劉杰;譚晟吉;李彥平;鄒佳鑫;柏森洋;尹得智
• 申請（專利權）人: 中國兵器裝備集團自動化研究所有限公司
• 主分類號: G06F13/42
• 分類號: G06F13/42;G06F15/78
• 代理公司: 成都行之專利代理有限公司 51220
• 代理人: 梁田

1.基于FPGA的波特率自適應串口通信擴展裝置，其特征在于，該裝置包括總路串口接口芯片、邏輯處理器FPGA和多個支路串口接口芯片；所述總路串口接口芯片連接邏輯處理器FPGA，所述邏輯處理器FPGA與每個支路串口接口芯片均連接；所述總路串口接口芯片、支路串口接口芯片均具有數據接收和發送功能；

所述邏輯處理器FPGA，用于接收所述總路串口接口芯片發送過來的總串口數據，采用自適應串口波特率計算法自動識別第一總串口波特率，并解析接收串口數據，通過預先設置的幀格式，將總串口數據通過各個第一支串口輸出至對應的各個支路串口接口芯片；

及用于接收多個所述支路串口接口芯片發送過來的支串口數據，采用自適應串口波特率計算法自動識別第二支串口波特率，并解析接收串口數據，通過預先設置的幀格式，將各個支串口數據合并后通過第二總串口發出至所述總路串口接口芯片；

所述邏輯處理器FPGA包括第一邏輯處理器和第二邏輯處理器；

第一邏輯處理器包括總路串口波特率判定模塊、總路串口數據接收模塊、總路串口數據接收緩存模塊、第一總路支路數據交互模塊、若干支路串口數據發送緩存模塊和若干支路串口數據發送模塊；

總路串口波特率判定模塊，用于通過采集所述總路串口接口芯片輸入的總串口信號，解析得出輸入的總串行信號的波特率；

總路串口數據接收模塊，用于接收所述總路串口接口芯片輸入的總串口信號，并對總串口信號中的串行數據進行串并轉換，得到總路并行數據；

總路串口數據接收緩存模塊，用于實現對接收所述總路并行數據的緩存；

第一總路支路數據交互模塊，用于實現對緩存的所述總路并行數據到支路數據的分發；通過時序處理規避總路和支路數據速度不匹配；根據預設的數據格式及時序要求，通過波特率解析對應數據發送端的波特率；

支路串口數據發送緩存模塊，用于實現發送輸出串行數據的緩存；

支路串口數據發送模塊，用于實現對外輸出串行數據的并串轉換。

2.根據權利要求1所述的基于FPGA的波特率自適應串口通信擴展裝置，其特征在于，所述自適應串口波特率計算法，是根據外界輸入串行信號自動解析出輸入串口數據波特率，并根據該裝置要求，通過邏輯處理器FPGA計算出得到輸出串口數據波特率。

3.根據權利要求1所述的基于FPGA的波特率自適應串口通信擴展裝置，其特征在于，所述第二邏輯處理器包括若干支路串口波特率判定模塊、若干支路串口數據接收模塊、若干支路串口數據接收緩存模塊、第二總路支路數據交互模塊、總路串口數據發送緩存模塊、總路串口數據發送模塊；

支路串口波特率判定模塊，用于通過采集所述支路串口接口芯片輸入的支串口信號，解析得出輸入的支串行信號的波特率；

支路串口數據接收模塊，用于接收所述支路串口接口芯片輸入的支串口信號，并對支串口信號中的串行數據進行串并轉換，得到支路并行數據；

支路串口數據接收緩存模塊，用于實現對接收所述支路并行數據的緩存；

第二總路支路數據交互模塊，用于實現對緩存的所述支路并行數據到總路數據的集合，通過時序處理規避總路和支路數據速度不匹配；根據預設的數據格式及時序要求，通過波特率解析對應數據發送端的波特率；

總路串口數據發送緩存模塊，用于實現發送輸出串行數據的緩存；

總路串口數據發送模塊，用于實現對外輸出串行數據的并串轉換。

4.根據權利要求3所述的基于FPGA的波特率自適應串口通信擴展裝置，其特征在于，所述總路串口波特率判定模塊和支路串口波特率判定模塊的均采用如下的判定過程：

通過FPGA內部高速時鐘對外界信號進行一次過采樣，得到外界輸入信號的信號邊沿；并通過信號邊沿間的高速時鐘周期計算信號邊沿的時間間隔；統計連續出現了若干個相鄰下降沿與上升沿的時間間隔，通過若干個串口傳輸數據周期求平均值，得到串行信號的波特率。