[發明專利]WAT測試結構和方法

在審

• 申請號: 202210345474.4
• 申請日: 2022-03-31
• 公開（公告）號: CN114883303A
• 公開（公告）日: 2022-08-09
• 發明（設計）人: 張煒虎;仇峰;王珊珊
• 申請（專利權）人: 上海積塔半導體有限公司
• 主分類號: H01L23/544
• 分類號: H01L23/544;H01L21/66
• 代理公司: 上海光華專利事務所(普通合伙) 31219
• 代理人: 盧炳瓊

1.一種WAT測試結構，其特征在于，包括：

多個三區陣列單元，所述三區陣列單元包括具有第一摻雜類型的輸入區和輸出區以及具有第二摻雜類型的基區；所述基區分隔所述輸入區與所述輸出區，多個所述三區陣列單元的輸入區和輸出區之間具有不同的間隔尺寸；所述輸入區接收電壓輸入信號，所述輸出區輸出電壓輸出信號；

多個電壓檢測陣列單元，所述電壓檢測陣列單元與所述三區陣列單元一一對應，所述電壓檢測陣列單元接收所述電壓輸出信號并根據所述電壓輸出信號的大小輸出對應的電流輸出信號。

2.根據權利要求1所述的一種WAT測試結構，其特征在于，所述第一摻雜類型為N型且所述第二摻雜類型為P型，或者，所述第一摻雜類型為P型且所述第二摻雜類型為N型。

3.根據權利要求1所述的一種WAT測試結構，其特征在于，多個不同的所述間隔尺寸的最大值為所述輸入區與所述基區間PN結的耗盡層寬度的最大預估值，多個不同的所述間隔尺寸的最小值為所述輸入區與所述基區間PN結的耗盡層寬度的最小預估值。

4.根據權利要求3所述的一種WAT測試結構，其特征在于，所述三區陣列單元的數量為n個，n為大于1的整數，多個所述間隔尺寸呈等差數列，其公差為所述耗盡層寬度的最大預估值與最小預估值的差值除以n-1。

5.根據權利要求1所述的一種WAT測試結構，其特征在于，所述電壓檢測陣列單元為MOS管，所述MOS管的源區和漏區具有第一摻雜類型，多個所述MOS管與多個所述三區陣列單元一一對應。

6.根據權利要求5所述的一種WAT測試結構，其特征在于，所述三區陣列單元的輸出區與所述MOS管的柵極相連，多個所述三區陣列單元的輸入區相連作為所述WAT測試結構的總輸入端，多個所述MOS管的源區相連作為所述WAT測試結構的總輸出端，在多個所述MOS管的漏區施加MOS管輸入電壓。

7.根據權利要求6所述的一種WAT測試結構，其特征在于，所述三區陣列單元的輸入區與所述MOS管的漏區相連，所述WAT測試結構的總輸入端的輸入電壓同時作為所述MOS管輸入電壓。

8.根據權利要求5所述的一種WAT測試結構，其特征在于，所述三區陣列單元的輸入區與所述MOS管的漏區或源區相連，多個所述三區陣列單元的輸入區相連作為所述WAT測試結構的總輸入端，多個所述MOS管的源區或漏區相連作為所述WAT測試結構的總輸出端，在多個所述MOS管的柵極施加MOS管開關電壓。

9.根據權利要求1所述的一種WAT測試結構，其特征在于，所述三區陣列單元制備于半導體襯底上，所述三區陣列單元通過通孔結構與所述電壓檢測陣列單元相連；所述輸入區與所述通孔結構之間，以及所述輸出區與所述通孔結構之間還形成有第一摻雜類型的重摻區。

10.一種WAT測試方法，其特征在于，包括如下步驟：

提供如權利要求1至9任一項所述的WAT測試結構；

在多個所述三區陣列單元的輸入區施加同一電壓輸入信號；

根據所述電流輸出信號判斷多個所述三區陣列單元中已導通的所述輸入區與所述基區間PN結的數量為m；

多個所述三區陣列單元中間隔尺寸最小的m個所述三區陣列單元中具有的最大間隔尺寸為所述耗盡層寬度的推算最小值；多個所述三區陣列單元中間隔尺寸最小的m+1個所述三區陣列單元中具有的最大間隔尺寸為所述耗盡層寬度的推算最大值。