[發明專利]WAT測試結構和方法

在審

• 申請號: 202210345474.4
• 申請日: 2022-03-31
• 公開（公告）號: CN114883303A
• 公開（公告）日: 2022-08-09
• 發明（設計）人: 張煒虎;仇峰;王珊珊
• 申請（專利權）人: 上海積塔半導體有限公司
• 主分類號: H01L23/544
• 分類號: H01L23/544;H01L21/66
• 代理公司: 上海光華專利事務所(普通合伙) 31219
• 代理人: 盧炳瓊

本發明提供了一種WAT測試結構和方法，WAT測試結構包括：多個三區陣列單元，三區陣列單元包括具有第一摻雜類型的輸入區和輸出區以及具有第二摻雜類型的基區；基區分隔輸入區與輸出區，多個三區陣列單元的輸入區和輸出區之間具有不同的間隔尺寸；輸入區接收電壓輸入信號，輸出區輸出電壓輸出信號；多個電壓檢測陣列單元，電壓檢測陣列單元與三區陣列單元一一對應，電壓檢測陣列單元接收電壓輸出信號并根據電壓輸出信號的大小輸出對應的電流輸出信號。本發明通過設置具有不同間隔尺寸的輸入區和輸出區，通過施加同一電壓輸入信號，判斷PN結已導通的三區陣列單元的數量并表征PN結的耗盡層寬度范圍。

技術領域

本發明涉及半導體集成電路制造領域，特別是涉及一種WAT測試結構和方法。

背景技術

PN結是半導體器件的基本結構，在針對PN結的WAT(wafer acceptable test)測試中，一般從三個維度衡量半導體器件PN結的性能，分別是正向導通壓降、反向漏電流和反向擊穿電壓。

目前，對于器件中的PN結來說，影響上述三個維度的一個重要的特性參數就是耗盡層寬度。尤其是在施加反向偏壓的情況下，耗盡層寬度對于制定半導體電路設計中對于隔離相關的設計規則有重要的意義。在平臺開發階段，對于不同離子注入形成的PN結，能夠準確表征耗盡層寬度的測試將對研發起到不可忽視的作用。

然而，當前還沒有一種WAT測試結構能夠直接表征PN結的耗盡層寬度，如何準確地表征器件PN結的耗盡層寬度對于器件開發具有重要意義。

因此，有必要提出一種新的WAT測試結構和方法，解決上述問題。

發明內容

鑒于以上所述現有技術的缺點，本發明的目的在于提供一種WAT測試結構和方法，用于解決現有技術中WAT測試結構無法準確表征PN結的耗盡層寬度的問題。

為實現上述目的及其它相關目的，本發明提供了一種WAT測試結構，包括：

多個三區陣列單元，所述三區陣列單元包括具有第一摻雜類型的輸入區和輸出區以及具有第二摻雜類型的基區；所述基區分隔所述輸入區與所述輸出區，多個所述三區陣列單元的輸入區和輸出區之間具有不同的間隔尺寸；所述輸入區接收電壓輸入信號，所述輸出區輸出電壓輸出信號；

多個電壓檢測陣列單元，所述電壓檢測陣列單元與所述三區陣列單元一一對應，所述電壓檢測陣列單元接收所述電壓輸出信號并根據所述電壓輸出信號的大小輸出對應的電流輸出信號。

作為本發明的一種可選方案，所述第一摻雜類型為N型且所述第二摻雜類型為P型，或者，所述第一摻雜類型為P型且所述第二摻雜類型為N型。

作為本發明的一種可選方案，多個不同的所述間隔尺寸的最大值為所述輸入區與所述基區間PN結的耗盡層寬度的最大預估值，多個不同的所述間隔尺寸的最小值為所述輸入區與所述基區間PN結的耗盡層寬度的最小預估值。

作為本發明的一種可選方案，所述三區陣列單元的數量為n個，n為大于1的整數，多個所述間隔尺寸呈等差數列，其公差為所述耗盡層寬度的最大預估值與最小預估值的差值除以n-1。

作為本發明的一種可選方案，所述電壓檢測陣列單元為MOS管，所述MOS管的源區和漏區具有第一摻雜類型，多個所述MOS管與多個所述三區陣列單元一一對應。

作為本發明的一種可選方案，所述三區陣列單元的輸出區與所述MOS管的柵極相連，多個所述三區陣列單元的輸入區相連作為所述WAT測試結構的總輸入端，多個所述MOS管的源區相連作為所述WAT測試結構的總輸出端，在多個所述MOS管的漏區施加MOS管輸入電壓。

作為本發明的一種可選方案，所述三區陣列單元的輸入區與所述MOS管的漏區相連，所述WAT測試結構的總輸入端的輸入電壓同時作為所述MOS管輸入電壓。