[發(fā)明專利]半導(dǎo)體結(jié)構(gòu)及其制造方法

在審

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• 申請日: 2022-03-31
• 公開（公告）號: CN114843265A
• 公開（公告）日: 2022-08-02
• 發(fā)明（設(shè)計(jì)）人: 宋璐瑤;樊航;吳健;時(shí)磊;許曙明
• 申請（專利權(quán)）人: 力來托半導(dǎo)體（上海）有限公司
• 主分類號: H01L27/06
• 分類號: H01L27/06;H01L25/18;H01L21/82;H01L21/50;H02M1/084;H02M1/088;H02M1/44;H02M3/158
• 代理公司: 北京清大紫荊知識產(chǎn)權(quán)代理有限公司 11718
• 代理人: 黎飛鴻;鄭純

1.一種半導(dǎo)體結(jié)構(gòu)，包括：

至少一第一芯片，所述第一芯片包括半導(dǎo)體襯底和在所述襯底上表面上形成的有源層，一個(gè)或多個(gè)橫向金屬氧化物半導(dǎo)體(MOS)器件形成于所述第一芯片的所述有源層中；和

至少一第一集成電容器，其設(shè)置在所述第一芯片的所述半導(dǎo)體襯底的背面上，所述第一集成電容器包括與所述襯底的所述背面電連接的第一導(dǎo)電層、在所述第一導(dǎo)電層的上表面的至少一部分上形成的絕緣層，以及在所述絕緣層的上表面的至少一部分上形成的第二導(dǎo)電層。

2.根據(jù)權(quán)利要求1所述的的半導(dǎo)體結(jié)構(gòu)，其中，所述第一集成電容器的第一導(dǎo)電層包括在所述第一芯片的所述半導(dǎo)體襯底的所述背面形成的摻雜區(qū)域。

3.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中，所述第一集成電容器的所述第一導(dǎo)電層包括摻雜了預(yù)定的摻雜濃度水平的n型或p型雜質(zhì)的所述半導(dǎo)體襯底的背面部分，從而降低了所述第一芯片的所述半導(dǎo)體襯底的所述背面部分的電阻率。

4.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中，所述第一集成電容器的第一導(dǎo)電層包括在所述第一芯片的所述半導(dǎo)體襯底的所述背面形成的金屬層。

5.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中，所述第一集成電容器的所述第一和第二導(dǎo)電層由不同的材料形成。

6.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中，還至少包括設(shè)置在所述第一集成電容器的上表面的第二集成電容器，所述第二集成電容器包括與所述第一集成電容器的所述第二導(dǎo)電層共享的第一導(dǎo)電層、在所述第二集成電容器的所述第一導(dǎo)電層的上表面的至少一部分上形成的絕緣層，以及在所述第二集成電容器的所述絕緣層的上表面的至少一部分上形成的第二導(dǎo)電層。

7.根據(jù)權(quán)利要求6所述的半導(dǎo)體結(jié)構(gòu)，其中，所述第二集成電容器的所述絕緣層和第二導(dǎo)電層的寬度小于所述第一集成電容器的所述第二導(dǎo)電層的寬度，以提供與所述第一集成電容器的所述第二導(dǎo)電層的電連接通路。

8.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中，還包括相對于所述第一芯片堆疊布置的第二芯片，所述至少第一集成電容器排列在所述第一和第二芯片之間。

9.根據(jù)權(quán)利要求8所述的半導(dǎo)體結(jié)構(gòu)，其中，所述第二芯片包括驅(qū)動電路，所述第一芯片包括至少一個(gè)功率MOS管，所述至少第一集成電容器電耦合到至少一個(gè)所述驅(qū)動電路和所述至少一個(gè)功率MOS管。

10.根據(jù)權(quán)利要求9所述的半導(dǎo)體結(jié)構(gòu)，其中，進(jìn)一步包括設(shè)置在所述第一集成電容器的上表面以及在所述第一和第二芯片之間的至少一個(gè)第二集成電容器，所述第一集成電容器與至少一個(gè)功率MOS管電耦合，且所述第二集成電容器與所述驅(qū)動電路電耦合。

11.根據(jù)權(quán)利要求8所述的半導(dǎo)體結(jié)構(gòu)，其中，進(jìn)一步包括在至少第一集成電容器和所述第二芯片之間形成的用于附接所述第一和第二芯片的管芯附接層。

12.根據(jù)權(quán)利要求11所述的半導(dǎo)體結(jié)構(gòu)，其中，所述管芯附接層包括導(dǎo)電材料和非導(dǎo)電材料中的至少一種。

13.根據(jù)權(quán)利要求8所述的半導(dǎo)體結(jié)構(gòu)，其中，所述第一和第二芯片堆疊成使得所述第一和第二芯片的背面彼此面對。

14.根據(jù)權(quán)利要求8所述的半導(dǎo)體結(jié)構(gòu)，其中，所述第一和第二芯片堆疊成使得所述第一芯片的背面面對所述第二芯片的正面。

15.根據(jù)權(quán)利要求8所述的半導(dǎo)體結(jié)構(gòu)，其中，進(jìn)一步包括(i)通過所述第一和第二芯片中的至少一個(gè)形成的一個(gè)或多個(gè)通硅孔(Through-Silicon Vias,TSVs)和(ii)線連接中的至少一個(gè)，其中所述第一和第二芯片和至少第一集成電容器之間的電連接是利用TSVs和線連接中的至少一個(gè)實(shí)現(xiàn)的。