[發明專利]三維堆疊的扇出型芯片封裝結構及封裝方法

在審

• 申請號: 202210321632.2
• 申請日: 2022-03-30
• 公開（公告）號: CN114695286A
• 公開（公告）日: 2022-07-01
• 發明（設計）人: 馬力;項敏;季蓉;鄭子企
• 申請（專利權）人: 通富微電子股份有限公司
• 主分類號: H01L23/31
• 分類號: H01L23/31;H01L23/13;H01L23/48;H01L25/00;H01L21/50;H01L21/56;H01L21/60
• 代理公司: 北京中知法苑知識產權代理有限公司 11226
• 代理人: 李明;趙吉陽

本發明提供一種三維堆疊的扇出型芯片封裝結構及封裝方法，該結構包括：第一基板，其第一表面的中央區域設置有槽體，邊緣區域設置有多個第一電互連結構；第二基板，其邊緣區域設置有多個第二電互連結構，多個第二電互連結構與多個第一電互連結構相對應；多個芯片，多個芯片的第一表面固定設置在槽體中，并與第一電互連結構電連接；混合鍵合結構，分別將第一基板的第一表面以及多個芯片的第二表面與第二基板混合鍵合連接；第一重布線層，設置在第一基板的第二表面；第一金屬焊盤，設置在第二基板背離第一基板的一側。本封裝結構可實現埋入芯片的超高密度和超短距離的互連，同時，提高結構對芯片的集成度，降低整體的封裝厚度，達到超薄的目的。

技術領域

本發明屬于半導體技術領域，具體涉及一種三維堆疊的扇出型芯片封裝結構及封裝方法。

背景技術

在扇出型封裝中，如圖1所示，芯片10被放置于硅基槽內，

通過光刻膠，使其固定成一個整體。在晶圓的正面，制作焊球14，

與外界連接，再通過硅通孔11，穿透至晶圓背面，制作焊盤12，實現與外界的更多連接，達到芯片高密度集成封裝的目的。但是，在上述結構中，芯片10采用芯片面朝上放置，硅通孔11布置在硅槽邊緣，分布密度低，其對封裝器件的性能的提升能力有限。且結構為單層載體，集成密度低。

針對上述問題，有必要提出一種設計合理且有效解決上述問題的一種三維堆疊的扇出型芯片封裝結構及封裝方法。

發明內容

本發明旨在至少解決現有技術中存在的技術問題之一，提供一種三維堆疊的扇出型芯片封裝結構及封裝方法。

本發明的一方面提供一種三維堆疊的扇出型芯片封裝結構，所述封裝結構包括：

第一基板，其第一表面的中央區域設置有槽體，邊緣區域設置有多個第一電互連結構；

第二基板，其邊緣區域設置有多個第二電互連結構，所述多個第二電互連結構與所述多個第一電互連結構相對應；

多個芯片，所述多個芯片的第一表面固定設置在所述槽體中，并與所述第一電互連結構電連接；

混合鍵合結構，分別將所述第一基板的第一表面以及所述多個芯片的第二表面與所述第二基板混合鍵合連接；

第一重布線層，設置在所述第一基板的第二表面；

第一金屬焊盤，設置在所述第二基板背離所述第一基板的一側。

可選的，所述混合鍵合結構包括：

第一鈍化層和第二金屬焊盤，設置在所述第二基板朝向所述第一基板一側；

第二鈍化層和第三金屬焊盤，設置在所述第一基板的第一表面及所述多個芯片的第二表面；

所述第一鈍化層與所述第二鈍化層鍵合連接，所述第二金屬焊盤與所述第三金屬焊盤鍵合連接。

可選的，所述封裝結構還包括：

第四金屬焊盤，設置在所述多個芯片的第二表面；

第一介電層，設置在所述第一基板的第一表面以及所述第四金屬焊盤的表面上；

第二重布線層，夾設在所述第一介電層和所述混合鍵合結構之間。

可選的，所述封裝結構還包括：

第二介電層，設置在所述第一重布線層上；

和多個焊球，設置在所述第二介電層上。

可選的，所述第一電互連結構和所述第二電互連結構均為硅通孔。

可選的，所述多個芯片為相同類型芯片，或者，所述多個芯片分別為不同類型芯片。