[發明專利]時鐘信號生成電路和數據采樣電路

在審

• 申請號: 202210306319.1
• 申請日: 2022-03-25
• 公開（公告）號: CN114664348A
• 公開（公告）日: 2022-06-24
• 發明（設計）人: 谷銀川
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: G11C11/4063
• 分類號: G11C11/4063;G11C11/4076
• 代理公司: 北京派特恩知識產權代理有限公司 11270
• 代理人: 陳萬青;張穎玲

本公開實施例提供一種時鐘信號生成電路和數據采樣電路，該時鐘信號生成電路包括N個時鐘信號處理模塊，用于基于接收到的N個與相位關聯的初始時鐘信號生成對應的N個目標時鐘信號，相鄰目標時鐘信號之間的重疊區域小于預設值；其中，時鐘信號處理模塊包括延時單元和時鐘生成單元；延時單元，用于接收初始時鐘信號，對初始時鐘信號進行延時，得到第一輸入信號；時鐘生成單元，用于基于接收的第一輸入信號和第二輸入信號，生成目標時鐘信號；第二輸入信號的相位與初始時鐘信號的相位相差360度/N，N是大于1的正整數，第二輸入信號是相鄰時鐘信號處理模塊接收的初始時鐘信號。本公開實施例提供的時鐘信號生成電路能夠改善數據信號的碼間干擾問題。

技術領域

本公開涉及半導體存儲器技術領域，尤其涉及一種時鐘信號生成電路和數 據采樣電路。

背景技術

隨著工業的發展，期望進一步提高電子設備的工作速度，即提高電子設備 的工作頻率。為了達到這一目的，電子設備中信號傳輸速度也必須更快。然而， 在工作頻率較高時，信號傳輸過程中容易產生碼間干擾問題，限制了電子設備 的發展。

發明內容

本公開提供了一種時鐘信號生成電路和數據采樣電路，能夠改善碼間干擾 問題，提高數據傳輸的速度。

第一方面，本公開實施例提供一種時鐘信號生成電路，包括N個時鐘信號 處理模塊，用于基于接收到的N個與相位關聯的初始時鐘信號生成對應的N個 目標時鐘信號，相鄰所述目標時鐘信號之間的重疊區域小于預設值；其中，所 述時鐘信號處理模塊包括延時單元和時鐘生成單元；所述延時單元，用于接收 所述初始時鐘信號，對所述初始時鐘信號進行延時，得到第一輸入信號；所述 時鐘生成單元，用于基于接收的所述第一輸入信號和第二輸入信號，生成目標 時鐘信號；其中，所述第二輸入信號的相位與所述初始時鐘信號的相位相差360 度/N，N是大于1的正整數，所述第二輸入信號是相鄰所述時鐘信號處理模塊接收的所述初始時鐘信號。

在一些實施例中，所述延時單元，還用于接收控制信號，并基于所述控制 信號控制所述延時單元處于打開或者關閉狀態。

在一些實施例中，所述控制信號包括第一控制信號和第二控制信號，所述 第一控制信號與所述第二控制信號的電平相反；所述延時單元，還用于在所述 第一控制信號為第一電平且所述第二控制信號為第二電平時，控制所述延時單 元打開，對所述初始時鐘信號進行延時，得到所述第一輸入信號。

在一些實施例中，所述時鐘信號處理模塊中的延時單元包括傳輸門。

在一些實施例中，所述時鐘信號處理模塊中的時鐘生成單元包括第一運算 單元。

在一些實施例中，所述時鐘生成單元還包括：第二運算單元，所述第二運 算單元的輸入端連接所述第一運算單元的輸出端，所述第二運算單元的輸出端 輸出所述目標時鐘信號。

在一些實施例中，所述N個與相位關聯的初始時鐘信號包括：與第一相位 關聯的初始時鐘信號，與第二相位關聯的初始時鐘信號，與第三相位關聯的初 始時鐘信號，與第四相位關聯的初始時鐘信號。

在一些實施例中，所述第一相位為0度、所述第二相位為90度、所述第三 相位為180度、所述第四相位為270度。

在一些實施例中，所述重疊區域小于預設值包括：所述重疊區域對應的時 鐘周期的長度T_overlap小于第一預設值。

在一些實施例中，所述重疊區域小于預設值包括：所述重疊區域對應的電 平值V_overlap小于第二預設值。