[發明專利]時鐘信號生成電路和數據采樣電路

在審

• 申請號: 202210306319.1
• 申請日: 2022-03-25
• 公開（公告）號: CN114664348A
• 公開（公告）日: 2022-06-24
• 發明（設計）人: 谷銀川
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: G11C11/4063
• 分類號: G11C11/4063;G11C11/4076
• 代理公司: 北京派特恩知識產權代理有限公司 11270
• 代理人: 陳萬青;張穎玲

1.一種時鐘信號生成電路，其特征在于，包括N個時鐘信號處理模塊，用于基于接收到的N個與相位關聯的初始時鐘信號生成對應的N個目標時鐘信號，相鄰所述目標時鐘信號之間的重疊區域小于預設值；其中，所述時鐘信號處理模塊包括延時單元和時鐘生成單元；

所述延時單元，用于接收所述初始時鐘信號，對所述初始時鐘信號進行延時，得到第一輸入信號；

所述時鐘生成單元，用于基于接收的所述第一輸入信號和第二輸入信號，生成目標時鐘信號；其中，所述第二輸入信號的相位與所述初始時鐘信號的相位相差360度/N，N是大于1的正整數，所述第二輸入信號是相鄰所述時鐘信號處理模塊接收的所述初始時鐘信號。

2.根據權利要求1所述的電路，其特征在于，所述延時單元，還用于接收控制信號，并基于所述控制信號控制所述延時單元處于打開或者關閉狀態。

3.根據權利要求2所述的電路，其特征在于，所述控制信號包括第一控制信號和第二控制信號，所述第一控制信號與所述第二控制信號的電平相反；

所述延時單元，還用于在所述第一控制信號為第一電平且所述第二控制信號為第二電平時，控制所述延時單元打開，對所述初始時鐘信號進行延時，得到所述第一輸入信號。

4.根據權利要求1至3任一項所述的電路，其特征在于，所述時鐘信號處理模塊中的延時單元包括傳輸門。

5.根據權利要求1至3任一項所述的電路，其特征在于，所述時鐘信號處理模塊中的時鐘生成單元包括第一運算單元。

6.根據權利要求5所述的電路，其特征在于，所述時鐘生成單元還包括：第二運算單元，所述第二運算單元的輸入端連接所述第一運算單元的輸出端，所述第二運算單元的輸出端輸出所述目標時鐘信號。

7.根據權利要求1至3任一項所述的電路，其特征在于，所述N個與相位關聯的初始時鐘信號包括：與第一相位關聯的初始時鐘信號，與第二相位關聯的初始時鐘信號，與第三相位關聯的初始時鐘信號，與第四相位關聯的初始時鐘信號。

8.根據權利要求7所述的電路，其特征在于，所述第一相位為0度、所述第二相位為90度、所述第三相位為180度、所述第四相位為270度。

9.根據權利要求1至3任一項所述的電路，其特征在于，所述重疊區域小于預設值包括：所述重疊區域對應的時鐘周期的長度T_overlap小于第一預設值。

10.根據權利要求1至3任一項所述的電路，其特征在于，所述重疊區域小于預設值包括：所述重疊區域對應的電平值V_overlap小于第二預設值。

11.根據權利要求1至3任一項所述的電路，其特征在于，所述延時單元，還用于接收第一代碼，并基于所述第一代碼，確定延時參數，以使相鄰所述目標時鐘信號之間的重疊區域小于預設值；其中，所述第一代碼包括以下至少之一：制程工藝、電源電壓、溫度；

和/或，所述延時單元，還用于接收模式編碼信號，并基于所述模式編碼信號，確定延時參數，以使相鄰所述目標時鐘信號之間的重疊區域小于預設值；其中，所述模式編碼信號用于表征電子設備的數據傳輸速率。

12.一種數據采樣電路，其特征在于，所述數據采樣電路包括數據選擇器和如權利要求1所述的時鐘信號生成電路；其中：

所述時鐘信號生成電路，用于接收初始時鐘信號生成目標時鐘信號；

所述數據選擇器，包括N個數據處理模塊；

用于接收初始數據信號和所述初始時鐘信號，基于所述目標時鐘信號順序輸出對應的目標數據信號。