[發(fā)明專利]一種基于SIP技術(shù)的相控陣?yán)走_(dá)信號(hào)處理系統(tǒng)級(jí)芯片

在審

• 申請(qǐng)?zhí)枺?/td>: 202210278767.5
• 申請(qǐng)日: 2022-03-21
• 公開（公告）號(hào): CN114779196A
• 公開（公告）日: 2022-07-22
• 發(fā)明（設(shè)計(jì)）人: 趙佳琪;張宇;全英匯;肖國(guó)堯;馮浩軒;吳征程
• 申請(qǐng)（專利權(quán)）人: 西安電子科技大學(xué)
• 主分類號(hào): G01S7/41
• 分類號(hào): G01S7/41
• 代理公司: 西安嘉思特知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙) 61230
• 代理人: 方婷

1.一種基于SIP技術(shù)的相控陣?yán)走_(dá)信號(hào)處理系統(tǒng)級(jí)芯片，其特征在于，所述相控陣?yán)走_(dá)信號(hào)處理系統(tǒng)級(jí)芯片包括基板、FPGA芯片、DSP芯片、第一時(shí)鐘芯片、第二時(shí)鐘芯片、DAC芯片、多個(gè)ADC芯片、多個(gè)DDR3 SDRAM芯片和FLASH EEPROM芯片，其中：

所述基板具有凹槽結(jié)構(gòu)，且所述凹槽結(jié)構(gòu)的底面為平面，所述FPGA芯片和所述DSP芯片的裸片放置于所述凹槽結(jié)構(gòu)的底面上，所述第一時(shí)鐘芯片、所述第二時(shí)鐘芯片、所述DAC芯片、所述ADC芯片、所述DDR3SDRAM芯片和所述FLASH EEPROM芯片的裸片放置于所述基板的上表面上；

所述FLASH EEPROM芯片，用于存儲(chǔ)程序；

所述DDR3 SDRAM芯片，用于存儲(chǔ)所述DAC芯片發(fā)射的雷達(dá)的發(fā)射波形數(shù)據(jù)和從所述ADC芯片采集到的雷達(dá)回波數(shù)據(jù)；

所述FPGA芯片，用于在上電后，讀取所述FLASH EEPROM芯片中存儲(chǔ)的程序，之后從所述DDR3 SDRAM芯片中讀取所述發(fā)射波形數(shù)據(jù)，再將所述發(fā)射波形數(shù)據(jù)發(fā)送至所述DAC芯片；

所述DAC芯片，用于將所接收的所述發(fā)射波形數(shù)據(jù)轉(zhuǎn)換為發(fā)射波形信號(hào)，所述發(fā)射波形信號(hào)為模擬信號(hào)；

所述ADC芯片，用于采集雷達(dá)回波數(shù)據(jù)，并將所述雷達(dá)回波數(shù)據(jù)轉(zhuǎn)換為雷達(dá)回波信號(hào)，所述雷達(dá)回波信號(hào)為數(shù)字信號(hào)；

所述FPGA芯片，還用于讀取所述ADC芯片中的所述雷達(dá)回波信號(hào)，并對(duì)所述雷達(dá)回波信號(hào)進(jìn)行預(yù)處理，之后將預(yù)處理后的雷達(dá)回波信號(hào)存儲(chǔ)到所述DDR3 SDRAM芯片中進(jìn)行保存；

所述DSP芯片，用于從所述DDR3 SDRAM芯片中讀取預(yù)處理后的雷達(dá)回波信號(hào)，并對(duì)預(yù)處理后的雷達(dá)回波信號(hào)進(jìn)行更進(jìn)一步的處理；

所述DSP芯片，還用于下發(fā)指令，以控制雷達(dá)的工作模式；

所述第一時(shí)鐘芯片、所述第二時(shí)鐘芯片，用于提供時(shí)鐘。

2.根據(jù)權(quán)利要求1所述的相控陣?yán)走_(dá)信號(hào)處理系統(tǒng)級(jí)芯片，其特征在于，所述ADC芯片的數(shù)量為兩片，每個(gè)所述ADC芯片為雙通道芯片。

3.根據(jù)權(quán)利要求2所述的相控陣?yán)走_(dá)信號(hào)處理系統(tǒng)級(jí)芯片，其特征在于，所述DDR3SDRAM芯片的數(shù)量為兩片，兩片所述DDR3 SDRAM芯片層疊設(shè)置，兩片所述DDR3 SDRAM芯片之間設(shè)置有墊片，采用MCM技術(shù)對(duì)兩片所述DDR3 SDRAM芯片進(jìn)行封裝，且所述DDR3 SDRAM芯片通過鍵合線與所述基板連接。

4.根據(jù)權(quán)利要求3所述的相控陣?yán)走_(dá)信號(hào)處理系統(tǒng)級(jí)芯片，其特征在于，所述DAC芯片位于所述凹槽結(jié)構(gòu)的左下方，兩片所述ADC芯片位于所述凹槽結(jié)構(gòu)的左上方，所述FLASHEEPROM芯片位于所述凹槽結(jié)構(gòu)的右上方，兩片所述DDR3 SDRAM芯片以層疊方式位于所述凹槽結(jié)構(gòu)的右下方，所述第一時(shí)鐘芯片、所述第二時(shí)鐘芯片分別位于所述凹槽結(jié)構(gòu)的中上方，所述FPGA芯片位于所述基板的凹槽結(jié)構(gòu)的底面的左側(cè)，所述DSP芯片位于所述基板的凹槽結(jié)構(gòu)的底面的右側(cè)。

5.根據(jù)權(quán)利要求1所述的相控陣?yán)走_(dá)信號(hào)處理系統(tǒng)級(jí)芯片，其特征在于，所述FPGA芯片與所述基板之間設(shè)置有硅轉(zhuǎn)接板，所述FPGA芯片倒裝焊接于硅轉(zhuǎn)接板上，所述硅轉(zhuǎn)接板與所述基板之間通過焊接連接，所述FPGA芯片通過所述硅轉(zhuǎn)接板上的通孔與所述基板實(shí)現(xiàn)連通。

6.根據(jù)權(quán)利要求1所述的相控陣?yán)走_(dá)信號(hào)處理系統(tǒng)級(jí)芯片，其特征在于，所述FPGA芯片通過SPI總線為所述DAC芯片配置寄存器，通過LVDS總線向所述DAC芯片傳輸數(shù)據(jù)，所述FPGA芯片為每片所述ADC芯片配置寄存器，通過LVDS總線從所述ADC芯片讀取數(shù)據(jù)，所述FPGA芯片與所述FLASH EEPROM芯片通過SPI總線進(jìn)行通信，所述FPGA芯片與所述DDR3 SDRAM芯片雙向互聯(lián)，所述FPGA通過SRIO總線與所述DSP芯片進(jìn)行通信。