[發明專利]一種基于FPGA的HDLC協議實現方法與系統

有效

• 申請號: 202210263760.6
• 申請日: 2022-03-15
• 公開（公告）號: CN114629966B
• 公開（公告）日: 2023-05-12
• 發明（設計）人: 丁坤;謝勁勵;王群;唐瓊
• 申請（專利權）人: 湖南航天機電設備與特種材料研究所
• 主分類號: H04L69/06
• 分類號: H04L69/06;H04L1/00;H04B1/40
• 代理公司: 長沙正奇專利事務所有限責任公司 43113
• 代理人: 郭立中;曾利平

本發明公開了一種基于FPGA的HDLC協議實現方法與系統，當FPGA檢測到啟動接收指令時，開始接收幀數據并對接收的幀數據進行串并行轉換，輸出接收狀態標志信息，將串并轉換完成后的幀數據寫入接收雙口RAM，處理器根據接收狀態標志信息讀取接收雙口RAM中的數據；當FPGA檢測到啟動發送指令時，發送幀頭信息，從發送雙口RAM中讀取幀數據，對發送的幀數據進行CRC校驗，同時進行并串行轉換，以串行方式發送幀數據和CRC校驗值，最后發送幀尾信息，并輸出發送狀態標志信息給發送狀態寄存器；該方法在FPGA上實現HDLC收發控制功能，功能上能夠完全替代國產HDLC協議芯片，很大程度地減小了PCB尺寸，能夠滿足慣性測量系統單板電路小型化設計的需求，節約了硬件成本。

技術領域

本發明屬于數據通信技術領域，尤其涉及一種基于FPGA的HDLC協議實現方法與系統。

背景技術

HDLC(High-Level?Data?Link?Control，高級數據鏈路控制)協議，是一種在同步網上傳輸數據、面向比特的數據鏈路層協議。該協議不依賴于任何一種字符編碼集，數據報文可以透明傳輸，用于實現透明傳輸的“0比特插入法”易于硬件實現；所有幀均采用CRC校驗，對信息幀進行編號，可防止漏收或重發，傳輸可靠性較高。

隨著慣性測量系統高度集成化以及小型化的發展趨勢，對慣性測量系統中各單板電路尺寸提出了更高的要求。國產化的HDLC協議芯片采用陶瓷針柵陣列封裝，尺寸較大，不僅在電路PCB頂層占據較大空間，而且還影響PCB底層的布局布線，難以滿足單板電路小型化的設計需求。

當前，在慣性測量系統中，涉及HDLC通訊的主控芯片主要為FPGA和DSP。采用DSP實現HDLC通訊協議執行速度慢，程序運行占用處理器資源較多，同時還影響內部的時序設計。

發明內容

本發明的目的在于提供一種基于FPGA的HDLC協議實現方法與系統，以解決國產化HDLC協議芯片封裝尺寸較大，不能滿足單板電路小型化設計需求的問題，以及采用DSP實現HDLC協議速度慢、占用資源多、影響內部時序設計的問題。

本發明是通過如下的技術方案來解決上述技術問題的：一種基于FPGA的HDLC協議實現方法，在所述FPGA上實現HDLC收發控制功能，所述HDLC收發控制包括接收控制和發送控制；所述接收控制包括以下步驟：

步驟S11：FPGA接收外部輸入的HDLC同步時鐘信號、HDLC同步數據信號，并在系統時鐘下對所述HDLC同步時鐘信號和HDLC同步數據信號進行同步處理；

步驟S12：FPGA接收處理器發送的啟動接收指令和地址信息；

步驟S13：當FPGA檢測到所述啟動接收指令時，開始接收幀數據并對接收的幀數據進行CRC校驗和串并行轉換，將串并轉換完成后的幀數據寫入接收雙口RAM，輸出接收狀態標志信息；

步驟S14：當完成幀數據的接收時，FPGA向所述處理器反饋所述接收狀態標志信息，處理器根據所述接收狀態標志信息讀取接收雙口RAM中的數據；

所述發送控制包括以下步驟：

步驟S21：處理器將要發送的幀數據寫入發送雙口RAM；

步驟S22：FPGA接收處理器發送的啟動發送指令、數據長度信息、傳輸速率信息以及幀頭幀尾信息，并根據所述傳輸速率信息產生HDLC同步發送時鐘信號；

步驟S23：當FPGA檢測到所述啟動發送指令時，發送幀頭信息；

步驟S24：當所述幀頭信息發送完成后，從發送雙口RAM中讀取幀數據，對發送的幀數據進行CRC校驗，同時進行并串行轉換，以串行方式發送幀數據和CRC校驗值；

步驟S25：當完成所有幀數據和CRC校驗值的發送時，發送幀尾信息，并輸出發送狀態標志信息給發送狀態寄存器；