[發明專利]一種基于FPGA的HDLC協議實現方法與系統

有效

• 申請號: 202210263760.6
• 申請日: 2022-03-15
• 公開（公告）號: CN114629966B
• 公開（公告）日: 2023-05-12
• 發明（設計）人: 丁坤;謝勁勵;王群;唐瓊
• 申請（專利權）人: 湖南航天機電設備與特種材料研究所
• 主分類號: H04L69/06
• 分類號: H04L69/06;H04L1/00;H04B1/40
• 代理公司: 長沙正奇專利事務所有限責任公司 43113
• 代理人: 郭立中;曾利平

1.一種基于FPGA的HDLC協議實現方法，在所述FPGA上實現HDLC收發控制功能，所述HDLC收發控制包括接收控制和發送控制；其特征在于，所述接收控制包括以下步驟：

步驟S11：FPGA接收外部輸入的HDLC同步時鐘信號、HDLC同步數據信號，并在系統時鐘下對所述HDLC同步時鐘信號和HDLC同步數據信號進行同步處理；

步驟S12：FPGA接收處理器發送的啟動接收指令和地址信息；

步驟S13：當FPGA檢測到所述啟動接收指令時，開始接收幀數據并對接收的幀數據進行CRC校驗和串并行轉換，將串并轉換完成后的幀數據寫入接收雙口RAM，輸出接收狀態標志信息；

步驟S14：當完成幀數據的接收時，FPGA向所述處理器反饋所述接收狀態標志信息，處理器根據所述接收狀態標志信息讀取接收雙口RAM中的數據；

所述發送控制包括以下步驟：

步驟S21：處理器將要發送的幀數據寫入發送雙口RAM；

步驟S22：FPGA接收處理器發送的啟動發送指令、數據長度信息、傳輸速率信息以及幀頭幀尾信息，并根據所述傳輸速率信息產生HDLC同步發送時鐘信號；

步驟S23：當FPGA檢測到所述啟動發送指令時，發送幀頭信息；

步驟S24：當所述幀頭信息發送完成后，從發送雙口RAM中讀取幀數據，對發送的幀數據進行CRC校驗，同時進行并串行轉換，以串行方式發送幀數據和CRC校驗值；

步驟S25：當完成所有幀數據和CRC校驗值的發送時，發送幀尾信息，并輸出發送狀態標志信息給發送狀態寄存器；

步驟S26：FPGA向所述處理器反饋所述發送狀態標志信息。

2.如權利要求1所述的基于FPGA的HDLC協議實現方法，其特征在于，所述步驟S13的具體實現過程為：

步驟S131：當FPGA檢測到所述啟動接收指令時，對幀頭進行檢測；如果檢測到幀頭，則進入非幀頭檢測，并轉入步驟S132；

步驟S132：在非幀頭檢測中，如果檢測到非幀頭數據為地址，則判斷FPGA檢測到的該地址與所述處理器發送的地址信息是否一致，如果一致，則轉入步驟S133，否則轉入步驟S131；

步驟S133：接收幀數據，當連續檢測到5個“1”時，刪除5個“1”后面的“0”，輸出刪0標志給接收狀態寄存器；

步驟S134：對幀數據進行串并行轉換；

步驟S135：對每次串并轉換完成后的幀數據進行CRC校驗，并將串并轉換完成后的幀數據寫入接收雙口RAM；如果CRC校驗錯誤，則輸出CRC校驗錯誤標志給接收狀態寄存器。

3.如權利要求2所述的基于FPGA的HDLC協議實現方法，其特征在于，所述步驟S14的具體實現過程為：當FPGA檢測到幀尾標志時，表明完成幀數據的接收，接收的幀數據和CRC校驗值均已寫入接收雙口RAM，輸出數據有效標志給接收狀態寄存器；FPGA向所述處理器反饋刪0標志、CRC校驗錯誤標志以及數據有效標志。

4.如權利要求1所述的基于FPGA的HDLC協議實現方法，其特征在于，所述步驟S24中，在進行幀數據并串行轉換的同時，對讀取的幀數據進行CRC校驗；在幀數據發送完成后進行CRC校驗數據的發送。

5.如權利要求1所述的基于FPGA的HDLC協議實現方法，其特征在于，所述步驟S24中，在完成幀數據的并串行轉換之后，當連續檢測到5個“1”時，在5個“1”后面進行插“0”操作。

6.如權利要求1～5中任一項所述的基于FPGA的HDLC協議實現方法，其特征在于，所述步驟S11還包括：對所述HDLC同步時鐘信號和HDLC同步數據信號進行濾波處理。