[發明專利]碳化硅外延基板及其制造方法

在審

• 申請號: 202210257615.7
• 申請日: 2022-03-16
• 公開（公告）號: CN115132818A
• 公開（公告）日: 2022-09-30
• 發明（設計）人: 三浦剛;市川穂高;木村直矢;奧田裕之;廣岡泰典
• 申請（專利權）人: 日立金屬株式會社
• 主分類號: H01L29/04
• 分類號: H01L29/04;H01L29/16;H01L29/34;H01L21/02;C30B29/36;C30B23/02
• 代理公司: 北京尚誠知識產權代理有限公司 11322
• 代理人: 龍淳;謝弘

本發明提供能夠使高品質的碳化硅單晶快速生長的碳化硅單晶的制造方法。碳化硅外延基板(10)包括具有第一面的碳化硅基板(20)和位于第一面的碳化硅外延層(30)，第一面(20a)為(000－1)C面，在碳化硅外延層的上表面(30a)，線狀表面缺陷密度小于1.0cm^?2，并且疊層缺陷密度小于1.2cm^?2。

技術領域

本發明涉及碳化硅外延基板及其制造方法。

背景技術

碳化硅(SiC)半導體具有比硅半導體大的絕緣擊穿電場強度、電子飽和漂移速度和導熱系數。因此，碳化硅半導體，作為與現有的硅器件相比可以實現能夠以高溫、快速進行大電流動作的功率器件、并且實現以高效率驅動電動車和混合動力汽車等所使用的電動機的開關元件的半導體受到了關注。

碳化硅半導體即使是相同的化學組成，也存在疊層方向(＜0001＞方向)上的碳原子與硅原子的配置不同的多種的多型。另外，由于這些多型間的內部能量差小，因此單晶中容易生成異種多型，所生成的異種的多型形成位錯或疊層缺陷(SF、Stacking Fault)。一般而言，碳化硅基板與硅基板等相比，包含這樣的位錯或疊層缺陷更多。因此，在使用碳化硅半導體制造開關元件等半導體器件的情況下，在碳化硅基板上形成這樣的缺陷少的碳化硅外延層，在碳化硅外延層形成半導體器件的主結構。

然而，位錯或疊層缺陷是擴展缺陷，在外延生長時，碳化硅基板的表面附近所產生的位錯或疊層缺陷在碳化硅外延層傳播，容易降低碳化硅外延層的結晶品質。因此，開發提高碳化硅基板自身的結晶品質的技術和形成高品質的碳化硅外延層的技術在碳化硅半導體器件的普及中是重要的。

疊層缺陷是面狀的缺陷，是碳化硅外延層所生成的代表性的缺陷。另外，使用碳化硅半導體的雙極器件包含基底面位錯(Basal Plane Dislocation，簡稱為BPD)時，由于雙極器件正向偏置，基底面位錯擴展而形成疊層缺陷。疊層缺陷是高電阻，因此疊層缺陷增大時，器件的內部電阻也增大，因器件的電力損失而發熱變大，其結果，存在器件擊穿的可能性。這樣的器件特性的變化作為雙極劣化現象而被已知(非專利文獻1)。因此，從電子器件的長期可靠性的觀點考慮，需要抑制碳化硅外延生長膜中的基底面位錯的發生，并且也需要抑制作為高電阻層的疊層缺陷的產生。

線狀表面缺陷顯現于碳化硅外延層的表面。表面線狀缺陷有時伴隨疊層缺陷，從而也優選抑制外延生長膜的線狀表面缺陷的產生。

現有技術文獻

專利文獻

專利文獻1：日本專利第6295969號說明書

專利文獻2：日本專利第4539140號說明書

非專利文獻

非專利文獻1：大谷升，“功率器件用低電阻率SiC單晶開發的現狀(パワーデバイス用低抵抗率SiC単結晶開発の現狀)”，日本結晶生長學會志，Vol.45，No.3(2018)45－3－01

非專利文獻2：石田夕起，“利用化學氣相法的SiC快速外延生長技術的現狀(化學気相法によるSiC高速エピタキシャル成長技術の現狀)”，J.Vac.Soc.Jpn.，Vol.54，No.6，2011

非專利文獻3：中村俊一、其他2名，“向4H－SiC{0001}附近面的同質外延生長(4H－SiC{0001}近傍面へのホモエピタキシャル成長)”，“材料”，J.Soc.Mat.Sci.，Japan，Vol.53，No.12，pp.1323－1327，Dec.2004

發明內容

發明所要解決的技術問題

本發明提供一種具有缺陷少的碳化硅外延層的碳化硅外延基板及其制造方法。

用于解決技術問題的技術方案