[發(fā)明專利]一種基于多FPGA的系統(tǒng)靜態(tài)時(shí)序分析方法

有效

• 申請?zhí)枺?/td>: 202210257478.7
• 申請日: 2022-03-16
• 公開（公告）號(hào): CN114742001B
• 公開（公告）日: 2023-08-29
• 發(fā)明（設(shè)計(jì)）人: 郭靜靜;趙東敏;張少輝;張姚鑫;黃海平;蔡志匡
• 申請（專利權(quán)）人: 南京郵電大學(xué)
• 主分類號(hào): G06F30/3315
• 分類號(hào): G06F30/3315;G06F30/343
• 代理公司: 南京禹為知識(shí)產(chǎn)權(quán)代理事務(wù)所(特殊普通合伙) 32272
• 代理人: 沈鑫

本發(fā)明公開了一種基于多FPGA的系統(tǒng)靜態(tài)時(shí)序分析方法包括，讀入網(wǎng)表文件，根據(jù)節(jié)點(diǎn)的屬性對(duì)所述網(wǎng)表文件進(jìn)行分類，并生成電路的連接關(guān)系圖；從時(shí)鐘輸入端沿著時(shí)鐘路徑開始搜索分頻器；根據(jù)起始點(diǎn)類型對(duì)整體電路進(jìn)行遍歷搜索路徑，對(duì)已搜到的路徑類型進(jìn)行判斷并計(jì)算其時(shí)延；生成建立時(shí)間違例路徑、保持時(shí)間違例路徑以及端口間組合邏輯路徑的時(shí)序報(bào)告。能夠?qū)PGA內(nèi)部時(shí)序路徑建立時(shí)間和保持時(shí)間是否滿足時(shí)序要求進(jìn)行分析，能夠?qū)Ψ指詈髢蓧KFPGA之間通過互連線的方式引入延時(shí)信息后的時(shí)序路徑是否滿足建立時(shí)間和保持時(shí)間要求進(jìn)行分析，能夠滿足對(duì)超大規(guī)模集成電路的多FPGA芯片進(jìn)行靜態(tài)時(shí)序分析的要求。

技術(shù)領(lǐng)域

本發(fā)明涉及微電路分析技術(shù)領(lǐng)域，尤其涉及一種基于多FPGA的系統(tǒng)靜態(tài)時(shí)序分析方法。

背景技術(shù)

靜態(tài)時(shí)序分析簡稱STA(Static?Timing?Analysis)，它是一種窮盡的分析方法，依照同步電路設(shè)計(jì)的要求以及電路網(wǎng)表的拓?fù)浣Y(jié)構(gòu)，計(jì)算并檢查電路中每個(gè)觸發(fā)器的建立時(shí)間和保持時(shí)間以及其它基于路徑的時(shí)延要求是否滿足。靜態(tài)時(shí)序分析的前提就是設(shè)計(jì)者先提出要求，然后時(shí)序分析工具才會(huì)依據(jù)特定的時(shí)序模型進(jìn)行分析，給出正確的時(shí)序報(bào)告。

隨著芯片尺寸的減小、集成度密集化的增強(qiáng)、電路設(shè)計(jì)復(fù)雜度的增加、電路性能要求的提高等，對(duì)芯片內(nèi)的時(shí)序分析提出了更高的要求。在典型的超大規(guī)模數(shù)字集成電路仿真驗(yàn)證中多FPGA芯片配合工作，要得到系統(tǒng)時(shí)序性能，需要從系統(tǒng)的角度建立時(shí)序分析模型。不僅需要分析FPGA內(nèi)部時(shí)序路徑建立時(shí)間和保持時(shí)間是否滿足時(shí)序要求，還需要分析分割后兩塊FPGA之間通過互連線的方式引入延時(shí)信息后的時(shí)序路徑是否滿足建立時(shí)間和保持時(shí)間要求，現(xiàn)有的對(duì)超大規(guī)模集成電路的多FPGA芯片進(jìn)行靜態(tài)時(shí)序分析方法難以滿足要求。

發(fā)明內(nèi)容

本部分的目的在于概述本發(fā)明的實(shí)施例的一些方面以及簡要介紹一些較佳實(shí)施例。在本部分以及本申請的說明書摘要和發(fā)明名稱中可能會(huì)做些簡化或省略以避免使本部分、說明書摘要和發(fā)明名稱的目的模糊，而這種簡化或省略不能用于限制本發(fā)明的范圍。

鑒于上述現(xiàn)有存在的問題，提出了本發(fā)明。

因此，本發(fā)明解決的技術(shù)問題是：在典型的超大規(guī)模數(shù)字集成電路仿真驗(yàn)證中多FPGA芯片配合工作，要得到系統(tǒng)時(shí)序性能，需要從系統(tǒng)的角度建立時(shí)序分析模型。不僅需要分析FPGA內(nèi)部時(shí)序路徑建立時(shí)間和保持時(shí)間是否滿足時(shí)序要求，還需要分析分割后兩塊FPGA之間通過互連線的方式引入延時(shí)信息后的時(shí)序路徑是否滿足建立時(shí)間和保持時(shí)間要求，對(duì)超大規(guī)模集成電路的多FPGA芯片進(jìn)行靜態(tài)時(shí)序分析的過程復(fù)雜且費(fèi)時(shí)費(fèi)力。

為解決上述技術(shù)問題，本發(fā)明提供如下技術(shù)方案：一種基于多FPGA的系統(tǒng)靜態(tài)時(shí)序分析方法包括，讀入網(wǎng)表文件，根據(jù)節(jié)點(diǎn)的屬性對(duì)所述網(wǎng)表文件進(jìn)行分類，并生成電路的連接關(guān)系圖；從時(shí)鐘輸入端沿著時(shí)鐘路徑開始搜索分頻器；根據(jù)起始點(diǎn)類型對(duì)整體電路進(jìn)行遍歷搜索路徑，對(duì)已搜到的路徑類型進(jìn)行判斷并計(jì)算其時(shí)延；建立時(shí)間違例路徑、保持時(shí)間違例路徑以及端口間組合邏輯路徑的時(shí)序報(bào)告。

作為本發(fā)明所述的基于多FPGA的系統(tǒng)靜態(tài)時(shí)序分析方法的一種優(yōu)選方案，其中：所述節(jié)點(diǎn)的分類的依據(jù)包括輸入文件中提供的節(jié)點(diǎn)的屬性、命名規(guī)則和連接關(guān)系。

作為本發(fā)明所述的基于多FPGA的系統(tǒng)靜態(tài)時(shí)序分析方法的一種優(yōu)選方案，其中：所述輸入文件包括節(jié)點(diǎn)定義文件、節(jié)點(diǎn)分組文件、連接定義文件、時(shí)鐘定義文件、時(shí)分復(fù)用定義文件，輸入網(wǎng)表文件信時(shí)對(duì)節(jié)點(diǎn)定義文件、節(jié)點(diǎn)分組文件、連接定義文件、時(shí)鐘定義文件、時(shí)分復(fù)用定義文件進(jìn)行讀取，存儲(chǔ)在程序中。

作為本發(fā)明所述的基于多FPGA的系統(tǒng)靜態(tài)時(shí)序分析方法的一種優(yōu)選方案，其中：對(duì)所述分頻器進(jìn)行標(biāo)記后進(jìn)行時(shí)鐘路徑搜索。