[發明專利]一種基于低介電常數介質的SiCVDMOSFET器件

有效

• 申請號: 202210226980.1
• 申請日: 2022-03-08
• 公開（公告）號: CN114725206B
• 公開（公告）日: 2023-07-25
• 發明（設計）人: 李明玥;劉東;歐陽杰;藍中;胡夏融
• 申請（專利權）人: 西南交通大學
• 主分類號: H01L29/51
• 分類號: H01L29/51;H01L29/423;H01L29/78
• 代理公司: 北京正華智誠專利代理事務所(普通合伙) 11870
• 代理人: 周蕓嬋

本發明公開了一種基于低介電常數介質的SiCVDMOSFET器件，包括從下到上依次設置的N型襯底、N型外延層、CS層、JFET2區、JFET1區、基于低介電常數介質的臺階柵、多晶硅層、隔離氧化層、金屬電極層；本發明通過采用低介電常數介質降低器件的柵漏電容和柵源電容，提升器件的開關速度；同時，利用P+Shielding區的屏蔽作用，降低了器件正向阻斷時的介質層內部電場，提高了器件的可靠性，在保證器件柵極可靠與較低比導通電阻的前提下，進一步降低了器件的柵漏電容與柵源電容，使器件的開關頻率進一步提高。

技術領域

本發明涉及功率半導體器件技術領域，具體涉及一種基于低介電常數介質的SiCVDMOSFET器件。

背景技術

寬禁帶半導體材料SiC作為第三代半導體中的典型材料，由于其相對于傳統Si材料，具有更高的臨界擊穿電場強度，更高的載流子飽和漂移速率，更高的熱導率、更好的抗輻照特性。因此，是大功率、高壓、高溫和抗輻射電子器件的理想材料。

MOSFET是SiC功率器件中最具潛力的器件。SiC材料由于其優秀的導熱和寬禁帶特性，可極大地提高VDMOSFET的擊穿電壓同時保證較小的比導通電阻。對于SiC材料而言，VDMOSFET較UMOSFET器件對材料缺陷的容忍度更高，在現有的SiC晶圓制作水平下，SiC材料的VDMOSFET具有較高的研究價值。

隨著電力電子事業的不斷發展，功率SiCVDMOSEFT的性能要求越來越高，進一步提高器件開關頻率，減小器件開關損耗成為了眾多器件設計者的目標。基于這一目標，有學者提出了BG-VDMOSFET(Buffered?Gate?VDMOSFET)結構，該結構采用一個延伸的P+Shielding區域減小了器件的密勒電容，提升了開關頻率，同時降低了器件柵介質層中的最大電場，提升了器件的可靠性。TCOX-VDMOSFET(Thick?Central?Oxide?GateVDMOSFET)結構在BG-VDMOSFET的基礎上采用臺階柵極，在幾乎相同的比導通電阻下，進一步地降低了器件的密勒電容，提升了器件的開關速度。

發明內容

針對現有技術中的上述不足，本發明提供了一種基于低介電常數介質的SiCVDMOSFET器件，通過低介電常數介質構建臺階柵，形成SiCVDMOSFET器件，從而降低SiCVDMOSFET的柵漏電容和柵源電容，提高SiCVDMOSFET的開關頻率；降低柵介質層中的最大電場，提升器件的可靠性。

為了達到上述發明目的，本發明采用的技術方案為：

一種基于低介電常數介質的SiCVDMOSFET器件，包括：

包括從下到上依次設置：外接金屬電極層、N型襯底、N型外延層、CS層、JFET2區、JFET1區、基于低介電常數介質的臺階柵、多晶硅層、隔離氧化層、金屬電極層；

其中，JFET2區的左右兩端對稱設置有第一P+Shielding區、第二P+Shielding區，所述第一P+Shielding區遠離JFET2區的一端與第一P+接觸區的底面和側面均接觸；第二P+Shielding區遠離JFET2區的一端與第二P+接觸區的底面和側面均接觸；

JFET1區的左右兩端對稱設置第一P溝道區、第二P溝道區；

第一P溝道區遠離JFET1區的一端與第一N+源區的一端接觸；第二P溝道區遠離JFET1區的一端與第二N+源區的一端接觸；第一N+源區的另一端與第一P+接觸區的側面接觸；第二N+源區的另一端與第二P+接觸區側面接觸；

其中，金屬電極層作為SiCVDMOSFET器件的源極；

外接金屬電極作為SiCVDMOSFET器件的漏極；

多晶硅層作為SiCVDMOSFET器件的柵極。

優選地，基于低介電常數介質的臺階柵，包括：低介電常數介質層、第一柵氧化層與第二柵氧化層；