[發明專利]一種基于低介電常數介質的SiCVDMOSFET器件

有效

• 申請號: 202210226980.1
• 申請日: 2022-03-08
• 公開（公告）號: CN114725206B
• 公開（公告）日: 2023-07-25
• 發明（設計）人: 李明玥;劉東;歐陽杰;藍中;胡夏融
• 申請（專利權）人: 西南交通大學
• 主分類號: H01L29/51
• 分類號: H01L29/51;H01L29/423;H01L29/78
• 代理公司: 北京正華智誠專利代理事務所(普通合伙) 11870
• 代理人: 周蕓嬋

1.一種基于低介電常數介質的SiC?VDMOSFET器件，其特征在于，包括從下到上依次設置：外接金屬電極層(20)、N型襯底(14)、N型外延層(13)、CS層(12)、JFET2區(11)、JFET1區(10)、基于低介電常數介質的臺階柵、多晶硅層(3)、隔離氧化層(2)、金屬電極層(1)；

其中，JFET2區(11)的左右兩端對稱設置有第一P+Shielding區(9)、第二P+Shielding區(15)，所述第一P+Shielding區(9)遠離JFET2區(11)的一端與第一P+接觸區(6)的底面和側面均接觸；第二P+Shielding區(15)遠離JFET2區(11)的一端與第二P+接觸區(18)的底面和側面均接觸；

JFET1區(10)的左右兩端對稱設置第一P溝道區(8)、第二P溝道區(17)；

第一P溝道區(8)遠離JFET1區(10)的一端與第一N+源區(7)的一端接觸；第二P溝道區(17)遠離JFET1區(10)的一端與第二N+源區(16)的一端接觸；第一N+源區(7)的另一端與第一P+接觸區(6)的側面接觸；第二N+源區(16)的另一端與第二P+接觸區(18)側面接觸；

其中，金屬電極層(1)作為SiC?VDMOSFET器件的源極；

外接金屬電極層(20)作為SiC?VDMOSFET器件的漏極；

多晶硅層(3)作為SiC?VDMOSFET器件的柵極；基于低介電常數介質的臺階柵，包括：低介電常數介質層(4)、第一柵氧化層(5)與第二柵氧化層(19)；

其中，第一柵氧化層(5)的下表面分別與JFET1區(10)、第二N+源區(16)、第二P溝道區(17)的上表面接觸；

第二柵氧化層(19)的下表面分別與第一N+源區(7)、第一P溝道區(8)、JFET1區(10)的上表面接觸；

第一柵氧化層(5)、第二柵氧化層(19)、低介電常數介質層(4)的上表面均與多晶硅層(3)的下表面接觸；

低介電常數介質層(4)作為厚柵，第二柵氧化層(19)與第一柵氧化層(5)作為薄柵，第二柵氧化層(19)與第一柵氧化層(5)對稱設置在低介電常數介質層(4)的左右兩側，構成基于低介電常數介質的臺階柵。

2.根據權利要求1所述的基于低介電常數介質的SiC?VDMOSFET器件，其特征在于，低介電常數介質層(4)深入多晶硅層(3)內部，其中，低介電常數介質層(4)厚度為0.5μm，寬度為1μm，相對介電常數范圍1～3.9。

3.根據權利要求1所述的基于低介電常數介質的SiC?VDMOSFET器件，其特征在于，第一P+Shielding區(9)、第二P+Shielding區(15)厚度均為0.5μm，寬度均為3.6μm，摻雜濃度均為2e18cm^-3。

4.根據權利要求1所述的基于低介電常數介質的SiC?VDMOSFET器件，其特征在于，JFET1區(10)的厚度為0.3μm，寬度為1μm，其摻雜濃度為2e17cm^-3。

5.根據權利要求1所述的基于低介電常數介質的SiC?VDMOSFET器件，其特征在于，JFET2區(11)厚度為0.5μm，寬度為0.4μm，摻雜濃度為1e17cm^-3。

6.根據權利要求1所述的基于低介電常數介質的SiC?VDMOSFET器件，其特征在于，CS層(12)厚度為0.2μm，摻雜濃度為6e16cm^-3。

7.根據權利要求1所述的基于低介電常數介質的SiC?VDMOSFET器件，其特征在于，

第一P溝道區(8)、第二P溝道區(17)的厚度均為0.3μm，寬度均為0.5μm，摻雜濃度均為1.3e17cm^-3。

8.根據權利要求1所述的基于低介電常數介質的SiC?VDMOSFET器件，其特征在于，第一柵氧化層(5)厚度為50nm。