[發明專利]人工智能加速器

在審

• 申請號: 202210219480.5
• 申請日: 2022-03-08
• 公開（公告）號: CN115374917A
• 公開（公告）日: 2022-11-22
• 發明（設計）人: 李性柱
• 申請（專利權）人: 愛思開海力士有限公司
• 主分類號: G06N3/063
• 分類號: G06N3/063;G06F7/501;G06F7/523
• 代理公司: 北京弘權知識產權代理有限公司 11363
• 代理人: 許偉群;李少丹

1.一種人工智能AI加速器，包括：

存儲電路，其輸出權重數據和向量數據；

乘法電路/加法器樹，其對所述權重數據和所述向量數據執行乘法/加法計算，以產生并輸出乘法/加法結果數據；

左累加器，其同步于奇數時鐘信號來對所述乘法/加法結果數據的奇數編號的乘法/加法結果數據和左鎖存數據執行累計相加計算；以及

右累加器，其同步于偶數時鐘信號來對所述乘法/加法結果數據的偶數編號的乘法/加法結果數據和右鎖存數據執行累計相加計算。

2.根據權利要求1所述的AI加速器，其中，所述存儲電路包括：

第一存儲電路，其將所述權重數據傳輸至所述乘法電路/加法器樹；以及

第二存儲電路，其將所述向量數據傳輸至所述乘法電路/加法器樹。

3.根據權利要求2所述的AI加速器，

其中，所述第一存儲電路包括存儲體；

其中，所述存儲體包括物理上彼此區別的左存儲體和右存儲體；

其中，所述左存儲體向所述乘法電路/加法器樹提供所述權重數據的左權重數據；以及

其中，所述右存儲體向所述乘法電路/加法器樹提供所述權重數據的右權重數據。

4.根據權利要求3所述的AI加速器，還包括數據輸入/輸出I/O電路，其提供用于在所述AI加速器與耦接到所述AI加速器的外部設備之間傳輸數據的裝置，

其中，所述數據I/O電路包括：

多個左數據I/O端子，其提供從所述左存儲體輸出的讀取數據或輸入到所述左存儲體的寫入數據的傳輸路徑；以及

多個右數據I/O端子，其提供從所述右存儲體輸出的讀取數據或輸入到所述右存儲體的寫入數據的傳輸路徑。

5.根據權利要求2所述的AI加速器，其中，所述第二存儲電路包括：

第一全局緩沖器，其向所述乘法電路/加法器樹提供所述向量數據的左向量數據；以及

第二全局緩沖器，其向所述乘法電路/加法器樹提供所述向量數據的右向量數據。

6.根據權利要求1所述的AI加速器，還包括時鐘分頻器，其對輸入到所述AI加速器的時鐘信號進行分頻以產生所述奇數時鐘信號和所述偶數時鐘信號，以及分別向所述左累加器和所述右累加器傳輸所述奇數時鐘信號和所述偶數時鐘信號。

7.根據權利要求6所述的AI加速器，

其中，所述時鐘信號的周期等于CAS到CAS延遲時間；以及

其中，所述奇數時鐘信號的周期和所述偶數時鐘信號的周期等于所述CAS到CAS延遲時間的兩倍。

8.根據權利要求7所述的AI加速器，

其中，所述乘法電路/加法器樹以所述CAS到CAS延遲時間的間隔時間輸出所述乘法/加法結果數據；

其中，所述左累加器以兩倍于所述CAS到CAS延遲時間的間隔時間接收所述奇數編號的乘法/加法結果數據；以及

其中，所述右累加器以兩倍于所述CAS到CAS延遲時間的間隔時間接收所述偶數編號的乘法/加法結果數據。

9.根據權利要求8所述的AI加速器，

其中，執行第一算術運算所花費的時間被設置為比所述CAS到CAS延遲時間的兩倍短，所花費的所述時間是所述左累加器執行所述累計相加計算所花費的時間；以及

其中，執行第二算術運算所花費的時間被設置為比所述CAS到CAS延遲時間的兩倍短，所花費的所述時間是所述右累加器執行所述累計相加計算所花費的時間。