[發明專利]一種帶隙基準核心電路、帶隙基準源和半導體存儲器

在審

• 申請號: 202210216734.8
• 申請日: 2022-03-07
• 公開（公告）號: CN114637363A
• 公開（公告）日: 2022-06-17
• 發明（設計）人: 程偉杰;羅元鈞
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: G05F1/567
• 分類號: G05F1/567
• 代理公司: 北京派特恩知識產權代理有限公司 11270
• 代理人: 張李靜;張穎玲

本公開實施例公開了一種帶隙基準核心電路、帶隙基準源和半導體存儲器，帶隙基準核心電路包括：正溫度系數單元、匹配單元和生成單元。其中，正溫度系數單元，用于生成正溫度系數電壓；匹配單元分別連接正溫度系數單元和生成單元，用于基于正溫度系數電壓生成第一初始電流，基于第一初始電流生成第二初始電流；匹配單元包括至少兩個電阻；生成單元，用于基于第二初始電流生成基準電壓；基準電壓具有一階零溫漂系數。本公開能夠減小電流鏡的匹配誤差，提高性能。

技術領域

本公開涉及但不限于一種帶隙基準核心電路、帶隙基準源和半導體存儲器。

背景技術

帶隙基準(Bandgap voltage reference)，常簡稱為Bandgap，是利用一個具有正溫度系數的電壓與具有負溫度系數的電壓按一定比例相加，使二者溫度系數相互抵消，得到與溫度無關的基準電壓，約為1.25V。因為該基準電壓與硅的帶隙電壓差不多，因而稱為帶隙基準。

傳統的帶隙基準源，其輸出的基準電壓不可調，限制了其使用范圍；并且，其電流鏡存在匹配誤差，影響其性能。

發明內容

有鑒于此，本公開實施例提供了一種帶隙基準核心電路、帶隙基準源和半導體存儲器，能夠減小電流鏡的匹配誤差，提高性能。

本公開實施例的技術方案是這樣實現的：

本公開實施例提供一種帶隙基準核心電路，其特征在于，所述帶隙基準核心電路包括：正溫度系數單元、匹配單元和生成單元；其中，

所述正溫度系數單元，用于生成正溫度系數電壓；

所述匹配單元分別連接所述正溫度系數單元和所述生成單元，用于基于所述正溫度系數電壓生成第一初始電流，基于所述第一初始電流生成第二初始電流；所述匹配單元包括至少兩個電阻；

所述生成單元，用于基于所述第二初始電流生成基準電壓，所述基準電壓具有一階零溫漂系數。

上述方案中，所述至少兩個電阻包括：第一電阻和第二電阻；所述第一電阻的第一端連接所述第二電阻的第一端；所述第一電阻的第二端和所述第二電阻的第二端分別連接所述正溫度系數單元；其中，所述第一電阻和所述第二電阻用于基于所述正溫度系數電壓生成第一初始電流。

上述方案中，所述第一電阻的阻值與所述第二電阻的阻值之比為1:1。

上述方案中，所述匹配單元還包括電流鏡單元；所述電流鏡單元包括：第一MOS管和至少一個第二MOS管；所述第一MOS管和所述第二MOS管，用于基于所述第一初始電流生成第二初始電流。

上述方案中，所述第一MOS管的柵極連接所述第二MOS管的柵極，還連接于所述正溫度系數單元；所述第一MOS管的第一源漏極和所述第二MOS管的第一源漏極分別連接電源端；所述第一電阻的第一端和所述第二電阻的第一端均連接所述第一MOS管的第二源漏極；所述第二MOS管的第二源漏極連接所述生成單元。

上述方案中，所述第一MOS管的個數與所述第二MOS管的個數之比為1:M，M大于等于1。

上述方案中，所述第二MOS管的個數為1，所述第一MOS管的溝道寬度與所述第二MOS管的溝道寬度之比為1:M，M大于等于1。

上述方案中，所述正溫度系數單元包括：限壓子單元和第一電壓生成子單元；所述限壓子單元連接所述第一電壓生成子單元，用于提供第一鉗位電壓和第二鉗位電壓，使所述第一鉗位電壓與所述第二鉗位電壓相等；所述第一電壓生成子單元，用于基于所述第一鉗位電壓和所述第二鉗位電壓生成所述正溫度系數電壓。

上述方案中，所述限壓子單元包括：運算放大器；所述運算放大器的反相輸入端提供所述第一鉗位電壓；所述運算放大器的同相輸入端提供所述第二鉗位電壓。