[發明專利]一種芯片測試方法和測試系統

在審

• 申請號: 202210211437.4
• 申請日: 2022-02-28
• 公開（公告）號: CN114578212A
• 公開（公告）日: 2022-06-03
• 發明（設計）人: 趙寧;侯建橋
• 申請（專利權）人: 集睿致遠（廈門）科技有限公司
• 主分類號: G01R31/28
• 分類號: G01R31/28
• 代理公司: 北京格允知識產權代理有限公司 11609
• 代理人: 周嬌嬌

本申請涉及電子技術領域，特別涉及一種芯片測試方法及測試系統。該方法用于對待測芯片中預設數量的測試信號進行測試，包括：確定芯片中用于測試的輸出端口的個數和每一個輸出端口所需輸出的測試信號的數量；在芯片內部設置與每一個測試輸出端口對應的標記信號；針對每一個測試輸出端口，基于芯片內部設置的并串信號轉換器，根據時鐘信號按照預設采樣頻率對測試輸出端口所需輸出的測試信號和對應的標記信號進行采樣，將得到的串行信號從測試輸出端口輸出；利用可編輯邏輯器件將接收到的串行信號進行恢復，得到預設數量的測試信號，利用邏輯分析儀對該預設數量的測試信號進行測試。該方法能夠節省芯片測試用輸出端口，降低芯片的開發周期和成本。

技術領域

本申請涉及電子技術領域，特別涉及一種芯片測試方法和測試系統。

背景技術

隨著科技的發展，芯片已經應用到各行各業，為了適應用戶需求，芯片功能不斷增多。因此，在進行芯片測試時，就需要更多的輸出端口以將多個芯片功能分別對應的邏輯信號并行傳輸至邏輯分析儀，然后由邏輯分析儀對接收到的信號進行分析測試，從而確定所述芯片是否存在異常信號。

然而，隨著芯片功能的不斷增多，芯片的尺寸卻越來越小，如果使用多個輸出端口，會嚴重影響芯片的開發周期和開發成本。

因此，目前亟待需要一種芯片測試方法和測試系統來解決上述問題。

發明內容

本申請提供了一種芯片測試方法和測試系統，能夠節省芯片測試用輸出端口，從而降低芯片的開發周期和開發成本。

第一方面，本申請實施例提供了一種芯片測試方法，用于對待測芯片中預設數量的測試信號進行測試，所述方法包括：

在待測芯片可供使用的輸出端口中確定用于進行測試信號輸出的測試輸出端口，以及確定每一個測試輸出端口所需輸出的測試信號的數量；

根據每一個測試輸出端口所需輸出的測試信號的數量，在所述待測芯片內部設置與測試輸出端口相對應的標記信號；

針對每一個測試輸出端口，基于所述待測芯片內部設置的并串信號轉換器，根據時鐘信號按照預設采樣頻率對所述測試輸出端口所需輸出的測試信號和對應的標記信號進行串行采樣，將串行采樣得到的串行信號從所述測試輸出端口輸出；

利用可編輯邏輯器件接收每一個所述測試輸出端口輸出的串行信號，并根據所述采樣頻率將所述串行信號進行恢復，得到所述預設數量的測試信號，并將所述預設數量的測試信號并行輸出至邏輯分析儀；

利用所述邏輯分析儀對接收到的測試信號進行測試。

在一種可能的設計中，所述標記信號為周期性信號，且在每一個周期內，相鄰信號值之間的時間間隔等于對所述標記信號對應的測試信號和所述標記信號進行一次串行采樣所需的時間。

在一種可能的設計中，所述根據時鐘信號按照預設采樣頻率對所述測試輸出端口所需輸出的測試信號和對應的標記信號進行串行采樣，包括：

確定對所述測試輸出端口所需輸出的測試信號和對應的標記信號進行串行采樣的采樣順序；

根據所述采樣順序，按照所述采樣頻率依次并循環地對所述測試輸出端口所需輸出的測試信號和對應的標記信號進行采樣，并將采樣得到的信號串聯為一個串行信號。

在一種可能的設計中，所述根據所述采樣頻率將每一個串行信號進行恢復，包括：

確定得到該串行信號時進行串行采樣的并行信號的目標數量；所述并行信號包括標記信號和測試信號；

根據所述采樣頻率和所述目標數量，依次并循環的從該串行信號中提取信號值，將每一個循環內提取的信號值按照時間順序排序，生成新的并行信號；新的并行信號的數量等于所述目標數量；