[發明專利]一種半導體器件及其制造方法

在審

• 申請號: 202210200010.4
• 申請日: 2022-03-02
• 公開（公告）號: CN114613770A
• 公開（公告）日: 2022-06-10
• 發明（設計）人: 李永亮;張佳熠;殷華湘;羅軍;王文武
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L27/088
• 分類號: H01L27/088;H01L29/775;H01L21/8234;B82Y10/00
• 代理公司: 北京知迪知識產權代理有限公司 11628
• 代理人: 王勝利

本發明公開了一種半導體器件及其制造方法，涉及半導體技術領域，用于解決核心器件與輸入/輸出器件的器件結構均為環柵晶體管時兼容性差的問題。所述半導體器件包括：襯底、第一環柵晶體管和第二環柵晶體管。第一環柵晶體管形成在襯底具有的第一元件區上。第一環柵晶體管具有的至少一層第一納米線或片的外周依次環繞有第一柵介質層和第二柵介質層。第二環柵晶體管形成在襯底具有的第二元件區上。第二環柵晶體管具有的至少一層第二納米線或片的外周環繞有第三柵介質層。第一柵介質層和第二柵介質層的總厚度大于第三柵介質層的厚度。第一納米線或片的厚度小于第二納米線或片的厚度。半導體器件包括的第一納米線或片的層數等于第二納米線或片的層數。

技術領域

本發明涉及半導體技術領域，尤其涉及一種半導體器件及其制造方法。

背景技術

環柵晶體管相對于平面晶體管和鰭式場效應晶體管具有較高的柵控能力等優勢，因此當核心器件的器件結構為環柵晶體管時可以提高包括上述核心器件的集成電路的工作性能。

但是，現有的集成電路中核心器件與輸入/輸出器件的器件結構均為環柵晶體管時，二者的兼容性較差，難以采用現有的制造方法實現上述核心器件和輸入/輸出器件的集成。

發明內容

本發明的目的在于提供一種半導體器件及其制造方法，用于解決核心器件與輸入/輸出器件的器件結構均為環柵晶體管時兼容性差的問題，降低上述核心器件和輸入/輸出器件的集成難度。

為了實現上述目的，本發明提供了一種半導體器件，該半導體器件包括：

襯底，襯底具有第一元件區和第二元件區。

形成在第一元件區上的第一環柵晶體管。第一環柵晶體管具有至少一層第一納米線或片。至少一層第一納米線或片的外周依次環繞有第一柵介質層和第二柵介質層。

以及形成在第二元件區上的第二環柵晶體管。第二環柵晶體管具有至少一層第二納米線或片。至少一層第二納米線或片的外周環繞有第三柵介質層。第一柵介質層和第二柵介質層的總厚度大于第三柵介質層的厚度。第一納米線或片的厚度小于第二納米線或片的厚度。第一環柵晶體管具有的第一納米線或片的層數等于第二環柵晶體管具有的第二納米線或片的層數。

與現有技術相比，本發明提供的半導體器件中，第一環柵晶體管具有的第一納米線或片的層數等于第二環柵晶體管具有的第二納米線或片的層數。并且，第一納米線或片的厚度小于第二納米線或片的厚度，從而可以使得第一納米線或片與襯底的間距大于第二納米線或片與襯底的間距。同時，在第一環柵晶體管具有至少兩層第一納米線或片、以及第二環柵晶體管具有至少兩層第二納米線或片的情況下，第一納米線或片的厚度小于第二納米線或片的厚度也可以使得相鄰第一納米線或片的間距大于相鄰第二納米線或片的間距。基于此，即使環繞在至少一層第一納米線或片外周的第一柵介質層和第二柵介質層的總厚度大于環繞在至少一層第二納米線或片外周的第三柵介質層的厚度，也不會出現因第一柵介質層和第二柵介質層的總厚度較大使得第一納米線或片與襯底的間距、以及相鄰第一納米線或片的間距過小而導致后續第一環柵晶體管具有的柵極不能填充或只能部分填充的問題。由此可見，當本發明提供的半導體器件應用至集成電路中，并且上述第一環柵晶體管為集成電路中的輸入/輸出器件、以及第二環柵晶體管為核心器件時，第一納米線或片的厚度小于第二納米線或片的厚度利于解決采用環柵晶體管結構的輸入/輸出器件與核心器件兼容性差的問題，降低了上述輸入/輸出器件和核心器件的集成難度。

本發明還提供了一種半導體器件的制造方法，該半導體器件的制造方法包括：

提供一襯底。襯底具有第一元件區和第二元件區。