[發(fā)明專利]一種基于FPGA的測(cè)試裝置

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• 申請(qǐng)?zhí)枺?/td>: 202210197171.2
• 申請(qǐng)日: 2013-10-12
• 公開（公告）號(hào): CN114660435A
• 公開（公告）日: 2022-06-24
• 發(fā)明（設(shè)計(jì)）人: 陸放
• 申請(qǐng)（專利權(quán)）人: 深圳市愛德特科技有限公司
• 主分類號(hào): G01R31/28
• 分類號(hào): G01R31/28;G01R31/303;G01R1/30
• 代理公司: 北京方圓嘉禾知識(shí)產(chǎn)權(quán)代理有限公司 11385
• 代理人: 王月松

1.一種基于FPGA的測(cè)試裝置，用于對(duì)被測(cè)元件的電子元件性能進(jìn)行測(cè)試，其特征在于，所述測(cè)試裝置包括：FPGA電路和存儲(chǔ)裝置；

所述基于FPGA的測(cè)試裝置根據(jù)被測(cè)量元件的不同性能特性隨時(shí)改動(dòng)FPGA電路來配合被測(cè)元件以達(dá)到測(cè)試被測(cè)元件的目的；

所述測(cè)試裝置根據(jù)被測(cè)量元件的電路以及輸入輸出標(biāo)準(zhǔn)和模式隨時(shí)改動(dòng)所述FPGA電路、輸入輸出標(biāo)準(zhǔn)、時(shí)間延遲及模式來配合被測(cè)元件以達(dá)到測(cè)試被測(cè)元件的目的；

所述FPGA電路與存儲(chǔ)裝置連接，所述存儲(chǔ)裝置用于提供測(cè)試數(shù)據(jù)到基于FPGA的測(cè)試裝置，并通過所述FPGA電路對(duì)被測(cè)元件進(jìn)行測(cè)試；

所述FPGA電路接收測(cè)試數(shù)據(jù)通過高速SERDES從存儲(chǔ)裝置接收，用以做驅(qū)動(dòng)數(shù)據(jù)或做接收數(shù)據(jù)的對(duì)比數(shù)據(jù)。

2.根據(jù)權(quán)利要求1所述的基于FPGA的測(cè)試裝置，其特征在于，所述FPGA電路還包括由FPGA輸入輸出所帶的或特殊設(shè)計(jì)的可調(diào)延遲線路。

3.根據(jù)權(quán)利要求1所述的基于FPGA的測(cè)試裝置，其特征在于，所述存儲(chǔ)裝置為DDR。

4.根據(jù)權(quán)利要求1所述的基于FPGA的測(cè)試裝置，其特征在于，所述測(cè)試裝置還包括高速測(cè)試線路或低速測(cè)試線路；所述高速測(cè)試線路或低速測(cè)試線路完全分離并分別在各自測(cè)試時(shí)使用測(cè)試針連接到被測(cè)元件上，以使高速測(cè)試線路或低速測(cè)試線路與被測(cè)元件分別連接進(jìn)行高速測(cè)試或低速測(cè)試而互不干擾。

5.根據(jù)權(quán)利要求1所述的基于FPGA的測(cè)試裝置，其特征在于，所述測(cè)試裝置還包括高速測(cè)試線路和低速測(cè)試線路；所述低速測(cè)試線路的測(cè)試針接到被測(cè)元件線路板的接觸點(diǎn)上，所述高速測(cè)試線路的測(cè)試針接到低速測(cè)試線路的主板的背面的接觸點(diǎn)上，以使低速測(cè)試線路與高速測(cè)試線路及被測(cè)元件同時(shí)連接，并進(jìn)行所需的測(cè)試。

6.根據(jù)權(quán)利要求1所述的基于FPGA的測(cè)試裝置，其特征在于，所述測(cè)試裝置在對(duì)被測(cè)元件進(jìn)行測(cè)試時(shí)采用近距離測(cè)試法；所述近距離測(cè)試法為當(dāng)被測(cè)元件的線路之間發(fā)生短路的可能性小于設(shè)定閾值時(shí)，對(duì)應(yīng)的線路不互測(cè)。