[發明專利]半導體器件封裝及其制造方法

在審

• 申請號: 202210184218.1
• 申請日: 2022-02-23
• 公開（公告）號: CN114628364A
• 公開（公告）日: 2022-06-14
• 發明（設計）人: 吳俊毅;余振華
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L23/538
• 分類號: H01L23/538;H01L23/535;H01L25/065
• 代理公司: 南京正聯知識產權代理有限公司 32243
• 代理人: 顧伯興

一種半導體器件封裝的制造方法包括：在載體襯底上形成重布線結構；使用第一導電連接件將第一內連線結構的第一側耦合到重布線結構的第一側，其中第一內連線結構包括芯體襯底，其中第一內連線結構在第一內連線結構的與第一內連線結構的第一側相對的第二側上包括第二導電連接件；使用第二導電連接件將第一半導體器件耦合到第一內連線結構的第二側；移除載體襯底；以及使用第三導電連接件將第二半導體器件耦合到重布線結構的第二側，其中重布線結構的第二側與重布線結構的第一側相對。

技術領域

本公開涉及一種半導體器件封裝及其制造方法。

背景技術

半導體產業通過持續縮小最小特征尺寸(minimum feature size)而不斷改善各種電子組件(例如，晶體管、二極管、電阻器、電容器等)的集成密度，此使得更多組件能夠被整合到給定面積中，因此使得更多功能能夠被整合到給定面積中。具有高功能性的集成電路需要許多輸入/輸出(input/output，I/O)接墊。然而，在重視小型化的應用中，可能需要小的封裝。

集成扇出型(Integrated Fan Out，InFO)封裝技術正變得日漸普遍，特別是當與晶片級封裝(Wafer Level Packaging，WLP)技術結合時，在晶片級封裝技術中，集成電路被封裝在通常包括重布線層(redistribution layer，RDL)或后鈍化內連線(postpassivation interconnect)的封裝中，所述重布線層或后鈍化內連線用于對封裝的接墊進行扇出型配線(fan-out wiring)，使得可以比集成電路的接墊大的節距來進行電接觸。此種所得封裝結構以相對低的成本來提供高功能密度且提供高性能封裝。

發明內容

本公開的一態樣提供一種半導體器件封裝的制造方法，包括：在載體襯底上形成重布線結構；使用第一導電連接件將第一內連線結構的第一側耦合到所述重布線結構的第一側，其中所述第一內連線結構包括芯體襯底，其中所述第一內連線結構在所述第一內連線結構的與所述第一內連線結構的所述第一側相對的第二側上包括第二導電連接件；使用所述第二導電連接件將第一半導體器件耦合到所述第一內連線結構的所述第二側；移除所述載體襯底；以及使用第三導電連接件將第二半導體器件耦合到所述重布線結構的第二側，其中所述重布線結構的所述第二側與所述重布線結構的所述第一側相對。

本公開的另一態樣提供一種半導體器件封裝的制造方法，包括：在載體襯底上形成重布線結構，其中所述重布線結構的最底層包括第一接墊及第二接墊，其中所述第一接墊具有與所述第二接墊不同的節距；在所述重布線結構之上安裝第一內連線結構，其中所述第一內連線結構經由所述第一內連線結構的第一側上的第一導電連接件電耦合到所述重布線結構，其中所述第一內連線結構包括芯體襯底，其中所述第一內連線結構在所述第一內連線結構的與所述第一內連線結構的所述第一側相對的第二側上包括第二導電連接件及結合接墊；經由所述第二導電連接件將第一半導體器件電耦合到所述第一內連線結構；以及經由第三導電連接件將第二半導體器件電耦合到所述重布線結構的所述第一接墊，所述第一半導體器件位于所述第一內連線結構的與所述第二半導體器件相對的側上。

本公開的又一態樣提供一種半導體器件封裝，包括：重布線結構；第一內連線結構，電連接到所述重布線結構的第一側，其中所述第一內連線結構包括芯體襯底；底部填充材料，位于所述第一內連線結構與所述重布線結構之間；第一半導體封裝，結合到所述重布線結構的第二側；以及第二半導體封裝，結合到所述第一內連線結構，所述第二半導體封裝位于所述第一內連線結構的與所述第一半導體封裝相對的側上。

附圖說明

結合附圖閱讀以下詳細說明，會最好地理解本公開的各個方面。應注意，根據本行業中的標準慣例，各種特征并非按比例繪制。事實上，為使論述清晰起見，可任意增大或減小各種特征的尺寸。

圖1到圖5示出根據一些實施例的形成器件封裝的中間步驟的剖視圖。

圖6A示出根據一些實施例的封裝區在晶片襯底上的布局的俯視圖。