[發(fā)明專利]一種抑制負(fù)電容鰭式晶體管功函數(shù)變異影響的方法

在審

• 申請(qǐng)?zhí)枺?/td>: 202210176512.8
• 申請(qǐng)日: 2022-02-25
• 公開(kāi)（公告）號(hào): CN114551242A
• 公開(kāi)（公告）日: 2022-05-27
• 發(fā)明（設(shè)計(jì)）人: 呂偉鋒;郭夢(mèng)雪;趙孟杰;謝自強(qiáng);林彌
• 申請(qǐng)（專利權(quán)）人: 杭州電子科技大學(xué)
• 主分類號(hào): H01L21/336
• 分類號(hào): H01L21/336;H01L29/78
• 代理公司: 杭州奧創(chuàng)知識(shí)產(chǎn)權(quán)代理有限公司 33272
• 代理人: 王佳健

本發(fā)明公開(kāi)了一種抑制負(fù)電容鰭式晶體管功函數(shù)變異影響的方法。本發(fā)明通過(guò)在源/漏極與柵極之間引入兩種不同介質(zhì)和不同厚度的雙層側(cè)墻，形成在靠近金屬柵極的一定區(qū)域內(nèi)同時(shí)引入high?k側(cè)墻和low?k側(cè)墻的結(jié)構(gòu)。本發(fā)明通過(guò)調(diào)節(jié)雙層側(cè)墻結(jié)構(gòu)中的low?k與high?k側(cè)墻的材料種類和厚度，增加有效柵極長(zhǎng)度和柵極面積，從而有效的抑制金屬柵極功函數(shù)的隨機(jī)分布而導(dǎo)致的器件性能波動(dòng)的問(wèn)題，進(jìn)而提高芯片的成品率和可靠性。

技術(shù)領(lǐng)域

本發(fā)明屬于新型半導(dǎo)體信息器件中場(chǎng)效應(yīng)晶體管領(lǐng)域，具體涉及一種利用雙層側(cè)墻技術(shù)抑制納米尺度負(fù)電容鰭式場(chǎng)效應(yīng)晶體管中由于金屬柵極功函數(shù)的隨機(jī)變異引起的器件性能參數(shù)波動(dòng)的方法。

背景技術(shù)

電子信息產(chǎn)業(yè)和集成電路技術(shù)的快速發(fā)展是基于晶體管器件尺寸的持續(xù)縮小、結(jié)構(gòu)的不斷演變、性能的不斷提高、功耗的降低以及成品率和可靠性的提升。然而，隨著CMOS技術(shù)的不斷發(fā)展，芯片上集成的晶體管數(shù)量已經(jīng)突破百億個(gè)，導(dǎo)致芯片的功耗和發(fā)熱急劇增加，嚴(yán)重制約了CMOS技術(shù)的進(jìn)一步發(fā)展。

為此，一些新型超低功耗納米CMOS器件被不斷開(kāi)發(fā)出來(lái)。其中負(fù)電容鰭式場(chǎng)效應(yīng)晶體管(NC-FinFET)由于較好的工藝兼容性、結(jié)構(gòu)先進(jìn)性和與傳統(tǒng)MOSFET器件類似的工作機(jī)理而脫穎而出，見(jiàn)圖1。該器件普遍采用高介電常數(shù)作為柵氧化物并以金屬材料作為器件柵極。金屬相比多晶硅材料融點(diǎn)低，其沉積工藝較為簡(jiǎn)單。而且金屬晶粒形成的金屬-氧化層-半導(dǎo)體(MIS)結(jié)構(gòu)具有更輕微的界面缺陷，使得柵極堆疊層可以更好地相互兼容。然而，柵極金屬會(huì)因?yàn)榫ЯＨ∠蚍植疾煌鸸瘮?shù)取值不同，導(dǎo)致器件的閾值電壓等參數(shù)產(chǎn)生隨機(jī)波動(dòng)現(xiàn)象，進(jìn)而影響器件性能，導(dǎo)致電路芯片性能退化和可靠性降低。研究表明，功函數(shù)波動(dòng)的影響與晶粒面積和柵極面積的比值密切相關(guān)，由于晶粒的尺寸相對(duì)固定，因此越小的器件受影響越大，而增加?xùn)艠O長(zhǎng)度和柵極面積則有利于減少其對(duì)器件的影響。

目前，實(shí)際工藝中采用絕緣層的側(cè)墻結(jié)構(gòu)將源/漏極與柵極隔開(kāi)，目的是避免它們彼此之間的連通。以側(cè)墻作為硬掩模可實(shí)現(xiàn)小尺度圖案的轉(zhuǎn)移，用來(lái)形成鰭式結(jié)構(gòu)和制造鰭式場(chǎng)效應(yīng)晶體管。為了增大器件的開(kāi)態(tài)電流，可使用高介電(high-k)常數(shù)側(cè)墻來(lái)代替低介電常數(shù)(low-k)的側(cè)墻。然而，high-k側(cè)墻會(huì)增加?xùn)排c源/漏外延之間的電容。因此，源/漏側(cè)墻結(jié)構(gòu)也可由單層結(jié)構(gòu)變?yōu)殡p層結(jié)構(gòu)，其中high-k側(cè)墻能提高柵極對(duì)溝道電荷的耦合，增加開(kāi)態(tài)電流(I_on)；low-k側(cè)墻保證了較小的寄生電容，提高器件的開(kāi)關(guān)速度。

發(fā)明內(nèi)容

針對(duì)目前負(fù)電容鰭式場(chǎng)效應(yīng)晶體管(NC-FinFET)中因金屬柵極功函數(shù)的隨機(jī)變異而導(dǎo)致器件和電路性能波動(dòng)的問(wèn)題，本發(fā)明提供了一種抑制負(fù)電容鰭式晶體管功函數(shù)變異影響的方法。

本發(fā)明是在傳統(tǒng)的負(fù)電容鰭式場(chǎng)效應(yīng)晶體管工藝上，增加了不同材料、厚度可調(diào)的雙層側(cè)墻的工藝步驟，具體是：

通過(guò)在源/漏極與柵極之間引入兩種不同介質(zhì)和不同厚度的雙層側(cè)墻，形成在靠近金屬柵極的一定區(qū)域內(nèi)同時(shí)引入high-k側(cè)墻和low-k側(cè)墻的結(jié)構(gòu)。

其中：

所述high-k側(cè)墻使得溝道耗盡程度加深，從而增加溝道的有效長(zhǎng)度和有效面積，用于抑制金屬柵極功函數(shù)隨機(jī)分布引起的閾值電壓提高柵極對(duì)溝道的控制性能。

所述low-k側(cè)墻用于負(fù)電容鰭式晶體管的寄生電容與串聯(lián)電阻。

優(yōu)選的，在所述工藝步驟中先完成high-k側(cè)墻，其材質(zhì)為HfO₂，在源端high-k側(cè)墻和漏端high-k側(cè)墻的外側(cè)再沉積low-k側(cè)墻，其材質(zhì)為S_iO₂，從而構(gòu)成所述的雙層側(cè)墻。

優(yōu)選的，所述的雙層側(cè)墻的厚度不超過(guò)負(fù)電容鰭式場(chǎng)效應(yīng)晶體管的總柵長(zhǎng)，雙層側(cè)墻的厚度超出柵極高度的11％。

優(yōu)選的，所述的high-k側(cè)墻的厚度不超過(guò)low-k側(cè)墻的25％。