[發明專利]一種芯片布線方法、芯片布線裝置、電子設備及存儲介質

在審

• 申請號: 202210175248.6
• 申請日: 2022-02-24
• 公開（公告）號: CN114510899A
• 公開（公告）日: 2022-05-17
• 發明（設計）人: 左豐國;于海林;劉琦;江喜平
• 申請（專利權）人: 西安紫光國芯半導體有限公司
• 主分類號: G06F30/392
• 分類號: G06F30/392;G06F30/394;G06F115/06
• 代理公司: 西安佩騰特知識產權代理事務所(普通合伙) 61226
• 代理人: 張倩

本發明涉及一種芯片布線方法、芯片布線裝置、電子設備及存儲介質，芯片布線方法包括基于初始布線狀態報告中走線的布線參數，調整相鄰走線之間的布線間距，生成預測布線狀態報告；布線參數包括布線密度、走線類型和對應的經驗缺陷尺寸分布中至少一種；基于預測布線狀態報告對芯片進行布線設計。本發明解決了現有技術無法很好控制芯片缺陷引起芯片失效概率高的技術問題，本發明通過后端物理實現的方法來減少缺陷defect落在芯片走線上或是走線之間引起芯片失效的概率。

技術領域

本發明屬于版圖布線領域，具體涉及一種芯片布線方法、芯片布線裝置、電子設備及存儲介質。

背景技術

隨著半導體技術的發展，為了解決高昂的成本問題，對芯片的良率要求越來越高。對于晶圓制造工廠(Foundry)來說，由于芯片的工藝制造過程復雜，制造過程中的缺陷(Defect)是無法完全避免的。現如今，大部分晶圓制造工廠foundry可控制的缺陷defect尺寸會在幾十納米到十幾微米之間，若缺陷defect在制造過程中落在晶圓wafer上，極易造成芯片內部走線短路和開路，造成芯片失效。因此，對于超大規模的深亞微米集成電路制造來說，缺陷defect是影響良率的重要因素。

缺陷Defect通常是指晶圓wafer上存在的有形污染或者不完美，通常是由以下幾種因素造成：

1.晶圓Wafer上的物理異性(如：微塵，工藝殘留物，不正常反應生成物)。

2.化學性污染(如：殘留化學藥品，有機溶劑)。

3.圖案缺陷(如：顯影(Photo)或光刻(Etch)造成的異常成像，機械性刮傷變形，厚度不均勻造成的顏色異常)。

4.晶圓Wafer本身或制造過程中引起的晶格缺陷。

版圖缺陷Defect的存在當前是業界無法避免的問題，尤其對于超大規模芯片而言，致命缺陷(killer defect)對良率的影響會被放大。因此為了提高芯片的良率，就需要同時從設計角度考慮，采用特殊的設計方法，降低生產過程中由缺陷defect引起失效的概率，提升芯片生產良率。

現有技術中，降低大面積芯片的缺陷defect引起失效概率通常是依靠晶圓制造工廠foundry對制造工藝流程進行控制，通過各類傳感器在制造過程中捕捉，盡量減少制造過程中的致命缺陷killer defect的數量。而為了滿足芯片的性能、功耗、面積等要求，設計角度是不會對缺陷defect做預防的，因此缺陷defect失效的概率仍然不可控。

發明內容

為了解決現有技術無法很好控制芯片缺陷引起芯片失效概率高的技術問題，本發明提供一種芯片布線方法、芯片布線裝置、電子設備及存儲介質。本發明通過后端物理實現的方法來減少缺陷defect落在芯片走線上或是走線之間引起芯片失效的概率。

本發明的技術解決方案為：

一種芯片布線方法，包括以下步驟：

基于初始布線狀態報告中走線的布線參數，調整相鄰走線之間的布線間距，生成預測布線狀態報告；所述布線參數包括布線密度、走線類型和對應的經驗缺陷尺寸分布中至少一種；

基于所述預測布線狀態報告對芯片進行布線設計。

進一步限定，基于初始布線狀態報告中走線的布線參數調整相鄰走線之間的布線間距的步驟，包括：

基于初始布線狀態報告中走線的布線參數，調整預定區域內相鄰走線之間的布線間距；所述預定區域基于布線密度和經驗缺陷尺寸確定。

進一步限定，

所述調整相鄰走線之間的布線間距包括：擴大關聯走線之間的布線間距和/或縮小非關聯走線之間的布線間距，

所述關聯走線包括導通后相互影響的走線；