[發明專利]集成電路的驗證方法、裝置、電子設備、存儲介質

在審

• 申請號: 202210171611.7
• 申請日: 2022-02-24
• 公開（公告）號: CN114548006A
• 公開（公告）日: 2022-05-27
• 發明（設計）人: 魏潔;劉勛
• 申請（專利權）人: 海光信息技術股份有限公司
• 主分類號: G06F30/33
• 分類號: G06F30/33
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 彭久云

一種集成電路的驗證方法、裝置、電子設備、存儲介質。該集成電路的驗證方法包括：獲取多個異步時序器件對；根據多個異步時序器件對，對集成電路執行模型構建處理，以得到待仿真電路；對待仿真電路進行前端仿真驗證；其中，模型構建處理包括：針對每個異步時序器件對：根據第一時序器件和第二時序器件之間的電路特性，確定響應時間；根據響應時間，構建響應模型；將響應模型添加入集成電路中基于第一時序器件和第二時序器件確定的數據鏈路。該方法能夠精準地對異步界面中的各個異步時序器件對注入亞穩態信號，以較小的改動實現準確、快速的邏輯仿真，將異步界面的驗證提前到前端仿真階段執行，極大地降低了定位潛在問題的難度，縮減了驗證時間。

技術領域

本公開的實施例涉及一種集成電路的驗證方法、集成電路的驗證裝置、電子設備、非瞬時性計算機可讀存儲介質。

背景技術

對于集成電路，尤其是大規模集成電路在設計完成后，需要對其功能進行驗證。由于受到大規模集成電路的系統限制，時常需要在多個不同的時鐘頻率系統之間交換數據、在不同的時鐘頻率系統之間通過輸入接口和輸出接口來接收、發送數據或處理異步信號等，也即在集成電路中可能存在多個時鐘域(Clock Domain)，每個時鐘域為集成電路中由同一個時鐘信號控制的區域。

不同時鐘域對應的時鐘信號稱為異步時鐘。對于集成電路中相連的兩個模塊，例如，每個模塊可以由一些完成特定功能的電路邏輯構成，如果兩個模塊分別由不同的時鐘(也即異步時鐘)驅動，則兩個模塊的時鐘信號稱為異步時鐘信號(AsynchronousInterface)；如果兩個模塊由同一個時鐘驅動，則兩個模塊的時鐘信號稱為同步時鐘信號(Synchronous Interface)。

發明內容

本公開至少一實施例提供一種集成電路的驗證方法，其中，所述集成電路包括多個異步的時鐘域，所述驗證方法包括：獲取多個異步時序器件對，其中，每個異步時序器件對包括第一時序器件和第二時序器件，所述第一時序器件和所述第二時序器件位于所述多個時鐘域中的兩個不同的時鐘域，所述第一時序器件的數據輸出端與所述第二時序器件的數據輸入端之間存在電信號傳輸關系；根據所述多個異步時序器件對，對所述集成電路執行模型構建處理，以得到待仿真電路；對所述待仿真電路進行前端仿真驗證；其中，所述模型構建處理包括：針對所述每個異步時序器件對：根據所述第一時序器件和所述第二時序器件之間的電路特性，確定響應時間；根據所述響應時間，構建響應模型，其中，所述響應模型包括輸入端和輸出端，所述響應模型配置為從第一時刻開始的所述響應時間內輸出亞穩態信號，從所述第一時刻開始的所述響應時間之后輸出穩態響應信號，所述第一時刻為所述輸入端接收到的輸入信號發生跳變的時刻；將所述響應模型添加入所述集成電路中基于所述第一時序器件和所述第二時序器件確定的數據鏈路。

例如，在本公開至少一實施例提供一種集成電路的驗證方法中，根據所述第一時序器件和所述第二時序器件之間的電路特性，確定響應時間，包括：根據所述電路特性，確定延時時間；根據所述延時時間，確定所述響應時間。

例如，在本公開至少一實施例提供一種集成電路的驗證方法中，根據所述電路特性，確定延時時間，包括：根據所述電路特性，確定約束時間，其中，所述約束時間表示所述第二時序器件至少在所述第一時刻之后的第二時刻采集到穩態響應信號，所述第一時刻與所述第二時刻相差所述約束時間；根據所述約束時間，確定所述延時時間。

例如，在本公開至少一實施例提供一種集成電路的驗證方法中，所述第二時序器件所在的時鐘域基于目標時鐘信號確定，根據所述電路特性，確定約束時間，包括：根據所述電路特性，確定所述約束時間為x個時鐘周期，其中，所述時鐘周期為所述目標時鐘信號的時鐘周期，x為正整數。

例如，在本公開至少一實施例提供一種集成電路的驗證方法中，根據所述約束時間，確定所述延時時間，包括：確定判定沿，其中，所述判定沿為所述目標時鐘信號中，在所述第一時刻之后出現的第一個跳變沿；以所述判定沿作為第一個判定沿，計數y個判定沿，其中，y為正數且小于等于x；將所述第一時刻與第y個判定沿之間的時長作為所述延時時間。