[發(fā)明專利]集成電路的驗證方法、裝置、電子設(shè)備、存儲介質(zhì)

在審

• 申請?zhí)枺?/td>: 202210171611.7
• 申請日: 2022-02-24
• 公開（公告）號: CN114548006A
• 公開（公告）日: 2022-05-27
• 發(fā)明（設(shè)計）人: 魏潔;劉勛
• 申請（專利權(quán)）人: 海光信息技術(shù)股份有限公司
• 主分類號: G06F30/33
• 分類號: G06F30/33
• 代理公司: 北京市柳沈律師事務(wù)所 11105
• 代理人: 彭久云

1.一種集成電路的驗證方法，其中，所述集成電路包括多個異步的時鐘域，

所述驗證方法包括：

獲取多個異步時序器件對，其中，每個異步時序器件對包括第一時序器件和第二時序器件，所述第一時序器件和所述第二時序器件位于所述多個時鐘域中的兩個不同的時鐘域，所述第一時序器件的數(shù)據(jù)輸出端與所述第二時序器件的數(shù)據(jù)輸入端之間存在電信號傳輸關(guān)系；

根據(jù)所述多個異步時序器件對，對所述集成電路執(zhí)行模型構(gòu)建處理，以得到待仿真電路；

對所述待仿真電路進(jìn)行前端仿真驗證；

其中，所述模型構(gòu)建處理包括：

針對所述每個異步時序器件對：

根據(jù)所述第一時序器件和所述第二時序器件之間的電路特性，確定響應(yīng)時間；

根據(jù)所述響應(yīng)時間，構(gòu)建響應(yīng)模型，其中，所述響應(yīng)模型包括輸入端和輸出端，所述響應(yīng)模型配置為從第一時刻開始的所述響應(yīng)時間內(nèi)輸出亞穩(wěn)態(tài)信號，從所述第一時刻開始的所述響應(yīng)時間之后輸出穩(wěn)態(tài)響應(yīng)信號，所述第一時刻為所述輸入端接收到的輸入信號發(fā)生跳變的時刻；

將所述響應(yīng)模型添加入所述集成電路中基于所述第一時序器件和所述第二時序器件確定的數(shù)據(jù)鏈路。

2.根據(jù)權(quán)利要求1所述的驗證方法，其中，根據(jù)所述第一時序器件和所述第二時序器件之間的電路特性，確定響應(yīng)時間，包括：

根據(jù)所述電路特性，確定延時時間；

根據(jù)所述延時時間，確定所述響應(yīng)時間。

3.根據(jù)權(quán)利要求2所述的驗證方法，其中，根據(jù)所述電路特性，確定延時時間，包括：

根據(jù)所述電路特性，確定約束時間，其中，所述約束時間表示所述第二時序器件至少在所述第一時刻之后的第二時刻采集到穩(wěn)態(tài)響應(yīng)信號，所述第一時刻與所述第二時刻相差所述約束時間；

根據(jù)所述約束時間，確定所述延時時間。

4.根據(jù)權(quán)利要求3所述的驗證方法，其中，所述第二時序器件所在的時鐘域基于目標(biāo)時鐘信號確定，

根據(jù)所述電路特性，確定約束時間，包括：

根據(jù)所述電路特性，確定所述約束時間為x個時鐘周期，其中，所述時鐘周期為所述目標(biāo)時鐘信號的時鐘周期，x為正整數(shù)。

5.根據(jù)權(quán)利要求4所述的驗證方法，其中，根據(jù)所述約束時間，確定所述延時時間，包括：

確定判定沿，其中，所述判定沿為所述目標(biāo)時鐘信號中，在所述第一時刻之后出現(xiàn)的第一個跳變沿；

以所述判定沿作為第一個判定沿，計數(shù)y個判定沿，其中，y為正數(shù)且小于等于x；

將所述第一時刻與第y個判定沿之間的時長作為所述延時時間。

6.根據(jù)權(quán)利要求5所述的驗證方法，其中，y為0至x之間的隨機(jī)值。

7.根據(jù)權(quán)利要求3所述的驗證方法，其中，根據(jù)所述電路特性，確定約束時間，包括：

根據(jù)所述電路特性，確定所述第一時序器件和所述第二時序器件之間的最大延時，將所述最大延時作為所述約束時間。

8.根據(jù)權(quán)利要求7所述的驗證方法，其中，根據(jù)所述約束時間，確定所述延時時間，包括：

確定所述延時時間等于所述約束時間。

9.根據(jù)權(quán)利要求3-8任一項所述的驗證方法，其中，根據(jù)所述延時時間，確定所述響應(yīng)時間，包括：

確定所述響應(yīng)時間小于或等于所述延時時間。