[發明專利]內存裝置、封裝結構及其制造方法

在審

• 申請號: 202210166439.6
• 申請日: 2022-02-23
• 公開（公告）號: CN115377074A
• 公開（公告）日: 2022-11-22
• 發明（設計）人: 江鎧名;李兆偉;蔡瑋倫;林家民;蔡易達;翁圣豐;陳又豪;邱圣翔;林志偉;謝靜華
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L25/065
• 分類號: H01L25/065;H01L23/31;H01L23/16;H01L23/498;H01L21/78;H01L21/683
• 代理公司: 北京派特恩知識產權代理有限公司 11270
• 代理人: 康艷青;王琳

一種內存裝置，包括基座半導體管芯、導電端子、內存管芯、絕緣包封體和緩沖蓋。導電端子設置在基座半導體管芯的第一表面上。內存管芯堆棧在基座半導體管芯的第二表面上，且基座半導體管芯的第二表面與基座半導體管芯的第一表面相對。絕緣包封體設置在基座半導體管芯的第二表面上并且側向地包覆內存管芯。緩沖蓋覆蓋基座半導體管芯的第一表面、基座半導體管芯的側壁以及絕緣包封體的側壁。

技術領域

本公開實施例涉及一種內存裝置、封裝結構及其制造方法。

背景技術

由于各種電子構件(如晶體管、二極管、電阻器、電容器等)的積集度不斷改進，半導體行業經歷了快速增長。在大多數情況下，積集度的不斷改進來自于最小特征尺寸的持續縮小(例如，將半導體工藝節點縮小至低于20的納米節點)，這使得更多的構件可被整合到給定的面積內。隨著最近對于微型化、更高速度、更大帶寬以及更低功率消耗和等待時間的需求不斷增長，更小且更具創意的半導體管芯封裝技術的需求也在增長。

隨著半導體技術的進一步發展，堆棧半導體組件，例如三維集成電路(3DIC)已成為進一步減少半導體組件物理尺寸的有效替代方案。在堆棧半導體組件中，有源電路諸如邏輯、內存、處理器電路及類似者是在不同的半導體晶片上制作的。兩個或多個半導體晶片可采用相互堆棧的方式安裝，以進一步減小半導體組件的外形尺寸。疊層封裝(POP)裝置是一種三維集成電路(3DIC)，在此三維集成電路(3DIC)中，管芯被封裝，然后再與另一個經過封裝的管芯或另一個管芯封裝在一起。芯片與封裝結合(Chip-on-Package,COP)裝置是另一種類型的3DIC，其中管芯被封裝，然后再與另一個管芯或多個管芯封裝在一起。

發明內容

根據實施例，提供包括基座半導體管芯、導電端子、內存管芯、絕緣包封體和緩沖蓋的內存裝置。導電端子設置在基座半導體管芯的第一表面上。內存管芯堆棧在基座半導體管芯的第二表面上，且基座半導體管芯的第二表面與基座半導體管芯的第一表面相對。絕緣包封體設置在基座半導體管芯的第二表面上并且側向地包覆內存管芯。緩沖蓋覆蓋基座半導體管芯的第一表面、基座半導體管芯的側壁以及絕緣包封體的側壁。

根據另一個實施例，提供包括電子裝置和緩沖蓋的封裝結構。電子裝置包括頂表面，且電子裝置包括分布于其頂表面上的導電端子。緩沖蓋覆蓋電子裝置的頂表面和側壁。緩沖蓋包括第一緩沖層和第二緩沖層。第一緩沖層覆蓋電子裝置的頂表面以及電子裝置的側壁的上部分，且導電端子貫穿第一緩沖層。第二緩沖層覆蓋電子裝置的側壁的底部分，且第一緩沖層的側壁實質上與第二緩沖層的側壁對齊。第一絕緣包封體側向地包覆電子裝置和緩沖蓋。

根據又一實施例，提供包括以下步驟的方法。提供具有頂表面的電子裝置，其中電子裝置包括分布于其頂表面上的導電端子。電子裝置嵌入在緩沖蓋的第一緩沖層中，以使得第一緩沖層覆蓋電子裝置的頂表面、導電端子以及電子裝置的側壁的上部分。緩沖蓋的第二緩沖層形成在第一緩沖層上，其中第二緩沖層覆蓋電子裝置的側壁的底部分，且第一緩沖層的側壁實質上與第二緩沖層的側壁對齊。形成絕緣包封材料以覆蓋被第一緩沖層及第二緩沖層所包封的電子裝置。絕緣包封材料與緩沖蓋的第一緩沖層被部分移除，直到導電端子暴露出來。在緩沖蓋與絕緣包封材料上形成重布線路結構，其中重布線路結構與電子裝置的導電端子電性連接。

附圖說明

結合附圖閱讀以下詳細說明，能最好地理解本公開的各個方面。應注意，根據本行業中的標準慣例，各種特征并非按比例繪制。事實上，為使論述清晰起見，可任意地增大或減小各種特征的尺寸。

圖1至圖11示意性地示出了根據一些實施例的高帶寬內存(HBM)裝置，其在制造期間的各種處理步驟的剖視圖。

圖12至圖15示意性地示出了根據一些其他實施例的HBM裝置，其在制造期間的各種處理步驟的剖視圖。

圖16至圖19示意性地示出了根據一些替代實施例的HBM裝置，其在制造期間的各種處理步驟的剖視圖。