[發明專利]半導體元件結構及其制備方法

在審

• 申請號: 202210146632.3
• 申請日: 2022-02-17
• 公開（公告）號: CN115295481A
• 公開（公告）日: 2022-11-04
• 發明（設計）人: 薛宇涵
• 申請（專利權）人: 南亞科技股份有限公司
• 主分類號: H01L21/762
• 分類號: H01L21/762
• 代理公司: 隆天知識產權代理有限公司 72003
• 代理人: 黃艷

本公開提供一種具有一絕緣體上覆硅區的半導體元件結構及其制備方法。該絕緣體上覆硅區具有一半導體基底；一埋入氧化物層，設置在該半導體基底上；以及一硅層，設置在該埋入氧化物層上。該半導體元件結構亦具有一第一淺溝隔離結構，穿經該硅層與該埋入氧化物層，且延伸進入該半導體基底中。該第一淺溝隔離結構具有一第一襯墊，接觸該半導體基底與該硅層；一第二襯墊，覆蓋該第一襯墊并接觸該埋入氧化物層；以及一第三襯墊，覆蓋該第二襯墊。該第一襯墊、該第二襯墊以及該第三襯墊包含不同材料。該第一淺溝隔離結構亦具有一第一溝槽填充層，設置在該第三襯墊上且借由該第三襯墊而與該第二襯墊分隔開。

技術領域

本申請案主張2021年5月3日申請的美國正式申請案第17/306,254號的優先權及益處，該美國正式申請案的內容以全文引用的方式并入本文中。

本公開關于一種半導體元件結構及其制備方法。特別是有關于一種具有多襯墊的半導體元件結構及其制備方法。

背景技術

對于許多現代應用，半導體元件是不可或缺的。隨著電子科技的進步，半導體元件的尺寸變得越來越小，于此同時提供較佳的功能以及包含較大的集成電路數量。由于半導體元件的規格小型化，實現不同功能的半導體元件的不同型態與尺寸規模，整合(integrated)并封裝(packaged)在一單一模組中。再者，許多制造步驟執行于各式不同型態的半導體裝置的整合(integration)。

然而，所述半導體元件的制造與整合包含許多復雜步驟與操作。在所述半導體元件中的整合變得越加復雜。所述半導體元件的制造與整合的復雜度中的增加可造成多個缺陷。據此，有持續改善所述半導體元件的制造流程的需要，以便對付所述缺陷并可加強其效能。

上文的「先前技術」說明僅提供背景技術，并未承認上文的「先前技術」說明揭示本公開的標的，不構成本公開的先前技術，且上文的「先前技術」的任何說明均不應作為本案的任一部分。

發明內容

本公開的一實施例提供一種半導體元件結構。該導體元件結構包括：一井區，設置在一半導體基底中，其中該半導體基底在該井區下方的一區具有一第一導電類型，且該井區具有一第二導電類型，該第二導電類型與該第一導電類型為相反；一墊氧化物層，設置在該半導體基底上；一墊氮化物層，設置在該墊氧化物層上；一第一淺溝隔離結構，穿經該墊氧化物層與該墊氮化物層，并延伸進入該井區中，其中該第一淺溝隔離結構包括：一第一襯墊，接觸該井區；一第二襯墊，覆蓋該第一襯墊并接觸該墊氧化物層與該墊氮化物層；一第三襯墊，覆蓋該第二襯墊，其中該第一襯墊、該第二襯墊與該第三襯墊包含不同材料；以及一第一溝槽填充層，設置在該第三襯墊上并借由該第三襯墊而與該第二襯墊分隔開。

在一些實施例中，該第一襯墊將該第二襯墊完全與該井區分隔開。

在一些實施例中，該第二襯墊的一上表面高于該第一襯墊的一上表面。

在一些實施例中，該第一襯墊包含氧化硅，該第二襯墊包含氮化物，而該第三襯墊包含氮氧化硅，該第二襯墊與該第一溝槽填充層之間存在一第一蝕刻選擇性，該第三襯墊與該第一溝槽填充層之間存在一第二蝕刻選擇性。

在一些實施例中，該半導體元件結構還包括：一第二淺溝隔離結構，穿經該墊氧化物層與該墊氮化物層，并延伸到該井區中，其中該第二淺溝隔離結構包括：一第二溝槽填充層；以及一第四襯墊，將該第二溝槽填充層與該墊氧化物層、該墊氮化物層以及該井區分隔開。

在一些實施例中，該第一導電類型為n型，而該第二導電類型為p型，其中該第一淺溝隔離結構的一下表面與該第二淺溝隔離結構的一下表面高于該井區的一下表面。

在一些實施例中，該第一淺溝隔離結構設置在一陣列區中，而該第二淺溝隔離結構設置在一周圍電路區中。