[發明專利]布局緊湊的集成低噪聲放大器

在審

• 申請號: 202210128292.1
• 申請日: 2022-02-11
• 公開（公告）號: CN115987229A
• 公開（公告）日: 2023-04-18
• 發明（設計）人: 梁寶文;陸永輝;林嘉亮
• 申請（專利權）人: 瑞昱半導體股份有限公司
• 主分類號: H03F3/16
• 分類號: H03F3/16;H03F1/26;H03F1/12;H03F1/56
• 代理公司: 隆天知識產權代理有限公司 72003
• 代理人: 黃艷

一種低噪聲放大器，包含：一匹配網絡，用來于一輸入節點、一匹配節點與一源極節點之間提供三路耦合；一柵極電容，用來于該匹配節點與一柵極節點之間提供交流耦合；一迭接放大器，用來依據于該源極節點的源極衰減，于該柵極節點接收一柵極電壓以及于一輸出節點輸出一輸出電壓；以及一負載網絡，耦接該輸出節點。該匹配網絡包含一旁接電感、一串接電感與一源極衰減電感，該旁接電感與該串接電感于一布局里重疊以具有強烈的互耦，該源極衰減電感是布局于該旁接電感旁以具有強烈的互耦。

技術領域

本公開大體而言涉及低噪聲放大器，尤其涉及布局緊湊的集成低噪聲放大器。

背景技術

如圖1所示，一傳統的低噪聲放大器(以下稱為LNA)100接收一輸入電壓V_I以及輸出一輸出電壓V_O，并包含：一阻抗匹配電感111；一交流(AC)耦合電容121；一迭接放大器130，其包含一第一N通道金屬氧化物半導體(NMOS)晶體管131、一第二NMOS晶體管132、一直流(DC)耦合電阻134以及一源極衰減電感133；以及一負載網絡150包含并聯連接的一負載電感151與一負載電容152。本公開中，“V_DD”表示一電源供應節點。第一NMOS晶體管131作為一共源極級(common-source?stage)，且源極衰減電感133是用來使得該共源極級的一輸入阻抗具有一實部。DC耦合電阻134是用來將一第一偏壓電壓V_A耦接至第一NMOS晶體管131的柵極，并為第一NMOS晶體管131建立一適當的偏壓條件。AC耦合電容121是用來阻擋該輸入電壓V_I的一DC成分。第二NMOS晶體管132是由一第二偏壓電壓V_B來偏壓，并作為一共柵極級(common-gate?stage)，該共柵極級是用來提供一反向隔絕度(reverse?isolation)給迭接放大器130。LNA?100為一現有的電路，其細節在此不多作說明。

LNA的效能通常是看它的“反射損失(return?loss)”與“噪聲指數(noisefigure)”，且高反射損失與低噪聲指數是我們想要的。高反射損失可通過運用好的阻抗匹配來實現，而低噪聲指數可通過運用好的噪聲匹配來實現，這些都是本領域技術人員所熟知的，故其細節在此不多作說明。于一關注的特定實施例中，LNA?100為一集成電路，通過一互補金屬氧化物半導體(CMOS)工藝科技而制作于一硅基板上；本例中，電感111與133可能占據相當大的布局面積，并且使得LNA?100的成本高昂。此外，為了于一靜電放電(ESD)事件中保護第一NMOS晶體管131，通常一ESD保護電路170會被使用，ESD保護電路170包含并聯連接的一前向(forward)二極管171與一反向(reverse)二極管172。此外，在封裝該集成電路時需要一焊墊(bonding?pad)，且這實際上會導致一寄生電容160。寄生電容160與ESD保護電路170都可能導致反射損失及/或噪聲指數嚴重劣化(serious?degradation)。

本技術領域需要的是一集成LNA具有下列特性：緊湊的布局面積、好的ESD保護力以及好的效能。

發明內容

本公開的低噪聲放大器的一實施例包含：一匹配網絡，用來于一輸入節點、一匹配節點與一源極節點之間提供三路耦合；一柵極電容，用來于該匹配節點與一柵極節點之間提供交流耦合(AC?coupling)；一迭接放大器，用來依據于該源極節點的源極衰減，于該柵極節點接收一柵極電壓以及于一輸出節點輸出一輸出電壓；以及一負載網絡，耦接該輸出節點，其中該匹配網絡包含一旁接電感、一串接電感(series?inductor)與一源極衰減電感，該旁接電感與該串接電感于一布局里重疊以具有強烈的互耦，該源極衰減電感是布局于該旁接電感旁以具有強烈的互耦。