[發明專利]一種半導體結構及其制造方法

在審

• 申請號: 202210126415.8
• 申請日: 2022-02-10
• 公開（公告）號: CN114496903A
• 公開（公告）日: 2022-05-13
• 發明（設計）人: 嵇彤;葉甜春;朱紀軍;李彬鴻;羅軍;趙杰;許靜;許濱濱;王國慶
• 申請（專利權）人: 廣東省大灣區集成電路與系統應用研究院;澳芯集成電路技術（廣東）有限公司
• 主分類號: H01L21/762
• 分類號: H01L21/762;H01L21/8238;H01L27/092
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 柳虹

本申請提供一種半導體器件及其制造方法，提供襯底結構，襯底結構包括硅襯底、硅襯底上的埋氧化層和埋氧化層上的半導體層，在襯底結構中形成隔離結構，隔離結構至少貫穿半導體層，形成覆蓋半導體層和隔離結構的覆蓋層，對覆蓋層、半導體層和埋氧化層進行刻蝕得到刻蝕槽，刻蝕槽暴露硅襯底，刻蝕槽的側壁為隔離結構的側壁，或刻蝕槽的側壁包括埋氧化層的側壁和隔離結構的側壁，之后在刻蝕槽中選擇性外延生長半導體材料，以形成半導體結構，去除覆蓋層，隔離結構的側壁和埋氧化層的側壁不為半導體材料，因此在選擇性外延生長半導體材料時，隔離結構的側壁和埋氧化層的側壁不容易生長，容易從硅襯底向上生長質量較好的半導體結構，降低工藝缺陷。

技術領域

本發明涉及半導體制造領域，特別涉及一種半導體結構及其制造方法。

背景技術

隨著半導體器件尺寸縮小，傳統平面結構的金屬氧化物半導體場效應晶體管(Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)的短溝道效應(ShortChannel Effect，SCE)越來越嚴重。短溝道效應導致亞閾值幅擺(Subthreshold Swing，SS)退化，漏致勢壘降低(Drain Induced Barrier Lowing，DIBL)，器件漏電流增大等問題。

為了使MOS器件尺寸可以按照摩爾定律繼續縮減，目前有兩種解決方案，一種是形成鰭型場效應管(FinFET)，另一種是全耗盡絕緣體上硅(Fully Depleted Silicon onInsulator，FDSOI)設計。其中，FDSOI工藝的特點是使用的晶圓由硅襯底、硅襯底上的埋氧化層(Buried Oxide，BOX)及氧化層上超薄頂層硅(SOI)組成，頂層硅的厚度遠遠小于晶體管溝道下耗盡層的厚度。

相較于FinFET工藝，FDSOI具有許多優勢，首先FDSOI器件仍為平面晶體管，所需的光罩數量少，工藝簡單。其次，FDSOI MOSFET的寄生電容較小，能夠有效的抑制短溝道效應，降低晶體管的功耗，提高電路運行速度。對于射頻電路來說，較小的電容可以增大電路的特征頻率(ft)和最大頻率(fmax)，這是射頻電路中兩個重要參數。對于數字電路來說，FDSOIMOSFET可以通過背柵偏置(正向偏置和反向偏置)對器件的閾值電壓進行調制，實現多閾值電壓電路。

在FDSOI工藝中，還需要形成混合(Hybrid)區域，hybrid區域相當于FDSOI結構中體硅結構。需要hybrid區域有兩個原因：第一，在FDSOI中除了形成CMOS器件外，還需要形成與底層硅襯底相接觸的無源器件，如電阻、電容等，和ESD保護電路等需要在體硅結構上形成的電路。第二，hybrid區域可以用于引出背柵，用于研究和實現背柵調制作用。

然而目前形成混合區域中形成體硅結構的質量較差，不能滿足實際需要。

發明內容

有鑒于此，本申請的目的在于提供一種半導體器件及其制造方法，形成質量較好的半導體結構。

本申請實施例提供了一種半導體器件的制造方法，包括：

提供襯底結構，所述襯底結構包括硅襯底、所述硅襯底上的埋氧化層和所述埋氧化層上的半導體層；

在所述襯底結構中形成隔離結構；所述隔離結構至少貫穿所述半導體層；

形成覆蓋所述半導體層和所述隔離結構的覆蓋層；

對所述覆蓋層、半導體層和所述埋氧化層進行刻蝕得到刻蝕槽；所述刻蝕槽暴露所述硅襯底；所述刻蝕槽的側壁為所述隔離結構的側壁，或所述刻蝕槽的側壁包括所述埋氧化層的側壁和所述隔離結構的側壁；

在所述刻蝕槽中選擇性外延生長半導體材料，以形成半導體結構；去除所述覆蓋層。

可選的，所述隔離結構為局部硅氧化隔離，所述刻蝕槽的側壁包括所述埋氧化層的側壁和所述埋氧化層上方的所述隔離結構的側壁，所述在所述襯底結構中形成隔離結構，包括：