[發明專利]一種基于FPGA的并行均衡方法

在審

• 申請號: 202210120876.4
• 申請日: 2022-02-09
• 公開（公告）號: CN114553189A
• 公開（公告）日: 2022-05-27
• 發明（設計）人: 程知群;孫慶冉;樂超
• 申請（專利權）人: 杭州電子科技大學富陽電子信息研究院有限公司;杭州電子科技大學
• 主分類號: H03H17/02
• 分類號: H03H17/02
• 代理公司: 浙江永鼎律師事務所 33233
• 代理人: 金肯晗

本發明公開了一種基于FPGA的并行均衡方法，所述方法通過步長可動態調整的LMS算法以及采用并行、流水線濾波結構，實現對通信數據的高效均衡。首先通過迭代因子可動態調整的LMS算法計算出均衡濾波器的抽頭系數。其次，通過多級流水線,多路并行數據處理的方式，提高FPGA數據處理的效率。該發明可以實現，每個時鐘周期M路數據并行輸入均衡濾波器的同時有M路數據并行輸出。通過并行、流水線方式，使得高速ADC的采集的數據FPGA能夠高效進行均衡處理。

技術領域

本發明涉及高速通信中信號處理領域，具體涉及基于FPGA的并行均衡方法，通過FPGA實現對通信數據的并行均衡高效處理。

背景技術

均衡是通信系統中的一項重要的技術，不僅應用于模擬通信，也應用于數字通信。在數字通信及高速數據傳輸系統中，為了克服碼間干擾，減小具有幅度和延遲失真的影響，盡可能的提高傳輸速率，需要采用信道均衡技術。所謂均衡就是對信道的畸變進行補償。與此同時，由于信道和干擾的時變特性，要實現高效的數據傳輸，就必須采用自適應技術自動調節系統參數，使之自動跟蹤信號的快速變化。

其中，最小均方(LMS)自適應均衡，由于實現簡單不需要相關函數、矩陣逆的運算，因此在實際工程中得到廣泛關注。但傳統LMS由于迭代步長固定，導致收斂速度慢。

此外，由于ADC的采樣頻率一般高達GSPS，而FPGA的時鐘處理頻率一般只有幾百MHZ。FPGA中采用傳統橫向FIR結構濾波器無法實現數據大吞吐量的高效處理。

發明內容

為了解決上述問題，本發明提出一種基于FPGA的并行均衡方法，一方面通過步長可動態調整的LMS算法加速收斂速度，另一方面每個濾波單元采用多級流水線、整體數據并行處理的方式，實現數據高效并行均衡處理。

為了克服現有技術存在的缺陷，本發明的技術方案如下：

一種基于FPGA的并行均衡方法，至少包括以下步驟：

步驟S1：獲取當前數據幀，該數據幀至少包括前導碼和數據信息；

步驟S2：提取當前數據幀中的前導碼；

步驟S3：根據該前導碼計算變步長因子μ和誤差信號，并根據該變步長因子μ和誤差信號更新均衡濾波器的抽頭系數；

步驟S4：獲取數據幀中的數據信息，均衡濾波器根據更新后的抽頭系數對該數據信息進行數據處理后并行輸出，直至當前數據幀處理結束；

步驟S5：獲取下一數據幀，重復步驟S2至步驟S5；

其中，步驟S4中，均衡濾波器并行設置多個濾波單元。

作為進一步的改進方案，步驟S3進一步包括以下步驟：

步驟S31：抽頭系數更新模塊獲取本地訓練序列；

步驟S32：將前導碼同時送入任意一個濾波單元和抽頭系數更新模塊；

步驟S33：將濾波單元得到的y(n)再送到抽頭系數更新模塊，計算出誤差信號e(n)＝d(n)-y(n)，即濾波輸出的結果與本地訓練序列的差值；

步驟S34：通過下面公式，求出變步長因子μ

其中c₀、c₁α₀、α₁、c₂為可調系數，用于加速迭代；

步驟S35：通過下列公式計算出均衡濾波器的抽頭系數：

W(n+1)＝W(n)+2μe(n)X(n)

其中，W(n)為均衡濾波器的抽頭系數，X(n)為輸入信號，e(n)為誤差信號；