[發明專利]一種基于FPGA的并行均衡方法在審
| 申請號： | 202210120876.4 | 申請日： | 2022-02-09 |
| 公開（公告）號： | CN114553189A | 公開（公告）日： | 2022-05-27 |
| 發明（設計）人： | 程知群;孫慶冉;樂超 | 申請（專利權）人： | 杭州電子科技大學富陽電子信息研究院有限公司;杭州電子科技大學 |
| 主分類號： | H03H17/02 | 分類號： | H03H17/02 |
| 代理公司： | 浙江永鼎律師事務所 33233 | 代理人： | 金肯晗 |
| 地址： | 311400 浙江省杭*** | 國省代碼： | 浙江;33 |
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| 摘要： | |||
| 搜索關鍵詞： | 一種 基于 fpga 并行 均衡 方法 | ||
1.一種基于FPGA的并行均衡方法，其特征在于，至少包括以下步驟：
步驟S1：獲取當前數據幀，該數據幀至少包括前導碼和數據信息；
步驟S2：提取當前數據幀中的前導碼；
步驟S3：根據該前導碼計算變步長因子μ和誤差信號，并根據該變步長因子μ和誤差信號更新均衡濾波器的抽頭系數；
步驟S4：獲取數據幀中的數據信息，均衡濾波器根據更新后的抽頭系數對該數據信息進行數據處理后并行輸出，直至當前數據幀結束；
步驟S5：獲取下一數據幀，重復步驟S2至步驟S5；
其中，步驟S4中，均衡濾波器并行設置多個濾波單元。
2.根據權利要求1所述的基于FPGA的并行均衡方法，其特征在于，步驟S3進一步包括以下步驟：
步驟S31：抽頭系數更新模塊獲取本地訓練序列；
步驟S32：將前導碼同時送入任意一個濾波單元和抽頭系數更新模塊；
步驟S33：將濾波單元得到的y(n)再送到抽頭系數更新模塊，計算出誤差信號e(n)＝d(n)-y(n)，即濾波輸出的結果與本地訓練序列的差值；
步驟S34：通過下面公式，求出變步長因子μ
其中c0、c1α0、α1、c2為可調系數，用于加速迭代；
步驟S35：通過下列公式計算出均衡濾波器的抽頭系數：
W(n+1)＝W(n)+2μe(n)X(n)
其中，W(n)為均衡濾波器的抽頭系數，X(n)為輸入信號，e(n)為誤差信號；
步驟S36：更新抽頭系數直至誤差信號收斂，否者重復執行步驟S31至步驟S36。
3.根據權利要求2所述的基于FPGA的并行均衡方法，其特征在于，本地訓練序列預先存儲在非易失性存儲器中。
4.根據權利要求2所述的基于FPGA的并行均衡方法，其特征在于，獲取數據幀前，數據緩存單元復位，起始緩存數據為0。
5.根據權利要求2所述的基于FPGA的并行均衡方法，其特征在于，步驟S4中，將本次數據信息存入緩存單元以用于下一時刻濾波使用，同時將本次數據信息與緩存的之前時刻的數據信息取出發送給并行的濾波器模塊。
6.根據權利要求2所述的基于FPGA的并行均衡方法，其特征在于，每個濾波單元采用多級流水、并行技術對數據進行處理；其中，將多個待相加的數據兩兩分組加入數據緩存后，再相加，然后再兩兩分組形成多級流水結構，直至最后一級，只有一個數。
7.根據權利要求2所述的基于FPGA的并行均衡方法，其特征在于，得到迭代出的均衡濾波器的抽頭系數W(n)，抽頭個數為m，則數據通過均衡濾波器的輸出可以表示為：
均衡濾波器的第k個點的輸出不僅與當前輸入的x(k)有關，還與其前(m-1)個輸入數據點有關；只要獲取每一路濾波器與之對應的輸入點及其前(m-1)個輸入數據的信息，就能實現多路并行均衡濾波器的輸出。
8.根據權利要求1所述的基于FPGA的并行均衡方法，其特征在于，每個時鐘周期M路數據并行輸入均衡濾波器的同時有M路數據并行輸出。
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