[發(fā)明專利]FPGA動態(tài)并行加卸載系統(tǒng)

有效

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• 申請日: 2022-01-29
• 公開（公告）號: CN114443170B
• 公開（公告）日: 2023-10-24
• 發(fā)明（設(shè)計）人: 顧昇;周海兵;郭昊;王曉鵬;逯姣姣;劉代陽;楊舟
• 申請（專利權(quán)）人: 中國航空無線電電子研究所
• 主分類號: G06F9/445
• 分類號: G06F9/445
• 代理公司: 上海和躍知識產(chǎn)權(quán)代理事務(wù)所(普通合伙) 31239
• 代理人: 楊慧

本發(fā)明公開了一種FPGA動態(tài)并行加卸載系統(tǒng)，包含一個主控CPU，一個代理FPGA和若干個待加載FPGA；主控CPU內(nèi)部的DMA通過主控SRIO控制器將各待加載FPGA的配置數(shù)據(jù)按設(shè)置好的單次傳輸字節(jié)輪流發(fā)送給代理FPGA；代理FPGA內(nèi)部的代理SRIO控制器將接收到的各待加載FPGA的配置數(shù)據(jù)并寫入各對應(yīng)的待加載FPGA的虛擬鏈路上FIFO，再由各虛擬鏈路上SelectMap控制器按SelectMap時序從FIFO讀取出待加載FPGA的配置數(shù)據(jù)發(fā)送給待加載FPGA。本發(fā)明可以在不降低加載帶寬的前提下對多片F(xiàn)PGA并行加載，起到了對SRIO帶寬分時復(fù)用的作用。

技術(shù)領(lǐng)域

本發(fā)明涉及一種FPGA加載方法，特別涉及一種FPGA動態(tài)并行加卸載系統(tǒng)。

背景技術(shù)

FPGA加載方式可分為主動加載模式和被動加載模式。主動加載模式下FPGA一般需要外掛一片存儲芯片(通常為SPI/BPI Flash)。在上電時刻，F(xiàn)PGA在出廠已經(jīng)固化好的啟動邏輯的控制下，將存儲芯片中的配置數(shù)據(jù)加載到自身的SRAM中。該加載方式無需用戶進行邏輯設(shè)計，使用較為簡單。但該加載方式的弊端是：1、FPGA加載速度受到外部存儲芯片的限制，通常加載時間較長，有時無法滿足系統(tǒng)工作需要(如PCI-e上電枚舉的100ms時間要求)；2、加載多份配置項時，配置項的個數(shù)受到外部存儲芯片容量的限制；3、外部存儲器的數(shù)據(jù)傳輸時序需要和FPGA的加載控制邏輯兼容，因此限制了外部存儲器的選擇范圍。

另一種模式屬于被動加載模式。在被動加載模式下，F(xiàn)PGA需依賴一個外部處理器對FPGA的專用加載接口(如Xilinx FPGA的SelectMap接口)進行數(shù)據(jù)加載。在該模式下，1、FPGA無需再掛載外部存儲器，因此不存在存儲器兼容性問題；2、專用加載接口的加載帶寬由FPGA自身工藝決定，通常要高于外部存儲器的加載帶寬，加載速度更快；3、當需要加載多份配置項數(shù)據(jù)時，配置項的個數(shù)不再有任何限制，外部處理器可以用任意方式、從任意遠端節(jié)點獲取配置項數(shù)據(jù)，對下游FPGA進行加載。

隨著現(xiàn)代信號處理和人工智能算法的不斷發(fā)展進步，單片F(xiàn)PGA的邏輯資源往往難以滿足高度并行的算力需要。另一方面，信號處理算法及對應(yīng)的算法參數(shù)往往是在某種特定場景下進行訓(xùn)練的結(jié)果，在不同的應(yīng)用場景下難以具有普適性。因此在復(fù)雜信號處理系統(tǒng)中，往往采用多片F(xiàn)PGA的陣列形式進行數(shù)據(jù)處理，每片F(xiàn)PGA的配置數(shù)據(jù)也需要根據(jù)應(yīng)用場景進行動態(tài)切換。

在此需求背景下，使用加載速度更快、靈活性更高的被動加載模式往往更加具有優(yōu)勢。由于系統(tǒng)架構(gòu)中通常原本就有處理器存在，被動加載方式不需要再為每片F(xiàn)PGA獨立分配一個外部存儲器，而是由處理器的內(nèi)存集中存儲FPGA陣列的配置數(shù)據(jù)。采用被動加載模式時，還可以通過主控處理器比較精確地控制FPGA的配置先后順序，更容易滿足系統(tǒng)重配置時的工作時序要求。

以Xilinx FPGA為例，它具有名為SelectMap的專用并行數(shù)據(jù)加卸載接口，該接口支持8位、16位、32位雙向數(shù)據(jù)傳輸，用于配置和回讀FPGA配置信息，同時提供一路隨路配置時鐘，時鐘頻率最高可達100MHz。如果數(shù)據(jù)位寬選為32位，則每片F(xiàn)PGA的最大配置帶寬可以達到2.98Gbps。

SRIO是一種基于Serdes高速串行接口的總線標準，常用于處理器間、背板連接的模塊間的高速數(shù)據(jù)傳輸，具有拓撲結(jié)構(gòu)靈活、打包效率高、支持糾錯重傳等優(yōu)點，廣泛應(yīng)用于信號處理領(lǐng)域的數(shù)據(jù)傳輸過程中。支持SRIO的處理器一般都能支持每通道5Gbps的線速率，當使用4通道進行數(shù)據(jù)傳輸時，SRIO的傳輸理論帶寬可達20Gbps。SRIO協(xié)議提供了地址映射的傳輸方式，可以結(jié)合DMA模塊直接對目的節(jié)點的內(nèi)存進行訪問。使用SelectMap接口結(jié)合SRIO的高帶寬性能，可以滿足多片F(xiàn)PGA陣列快速、動態(tài)加卸載的需要。

發(fā)明內(nèi)容