[發明專利]FPGA動態并行加卸載系統

有效

• 申請號: 202210110329.8
• 申請日: 2022-01-29
• 公開（公告）號: CN114443170B
• 公開（公告）日: 2023-10-24
• 發明（設計）人: 顧昇;周海兵;郭昊;王曉鵬;逯姣姣;劉代陽;楊舟
• 申請（專利權）人: 中國航空無線電電子研究所
• 主分類號: G06F9/445
• 分類號: G06F9/445
• 代理公司: 上海和躍知識產權代理事務所(普通合伙) 31239
• 代理人: 楊慧

1.一種FPGA動態并行加卸載系統，包含一個主控CPU，一個代理FPGA和若干個待加載FPGA，其特征在于：

主控CPU內部的DMA在獲取數據讀取控制權后通過主控SRIO控制器將各待加載FPGA的配置數據按設置好的單次傳輸字節輪流發送給代理FPGA；

代理FPGA內部的代理SRIO控制器接收來自主控CPU的各待加載FPGA的配置數據并寫入各對應的待加載FPGA的虛擬鏈路上FIFO，再由各虛擬鏈路上SelectMap控制器按SelectMap時序從FIFO讀取出待加載FPGA的配置數據發送給待加載FPGA；

待加載FPGA通過SelectMap配置專用接口接收配置數據。

2.根據權利要求1所述的一種FPGA動態并行加卸載系統，其特征在于主控CPU使用Scatter-Gather DMA方式進行數據發送；

Scatter-Gather DMA啟動后，從描述符鏈表的表頭描述符中獲取某片待加載FPGA的源地址后從內存中讀出待加載FPGA的配置數據放入發送緩沖區，從描述符鏈表的表頭描述符中獲取單次傳輸字節長度填充主控SRIO控制器的數據大小字段，從描述符鏈表的表頭描述符中獲取目的地址，填充主控SRIO控制器的目的地址寄存器字段，并啟動主控SRIO控制器的DIO數據傳輸；若主控SRIO控制器接收到代理FPGA的packet accepted控制包，則主控SRIO控制器刪除發送緩沖區中的已發送的待加載FPGA配置數據，傳輸成功；若主控SRIO控制器接收到代理FPGA的packet not accepted控制包，則將待加載FPGA配置數據進行重傳；在完成了一次SRIO的DIO數據傳輸后，鏈表指針指向下一個描述符并以上述方式進行第二片待加載FPGA的SRIO的DIO數據傳輸，直至所有待加載FPGA的累計傳輸字節長度都等于各自描述符中的總傳輸字節長度。

3.根據權利要求2所述的一種FPGA動態并行加卸載系統，其特征在于描述符鏈表是由主控CPU的處理器為每一個待加載FPGA配置一個描述符，并將所有描述符組成頭尾相連組成，描述符中的單次傳輸字節長度設為代理FPGA中FIFO深度×字節寬度，描述符中的總傳輸字節長度設為待加載FPGA的配置項字節大小。

4.根據權利要求1所述的一種FPGA動態并行加卸載系統，其特征在于在代理FPGA中，每個待加載FPGA獨占一條虛擬鏈路，代理SRIO控制器和若干條虛擬鏈路之間使用AXI總線，當代理SRIO控制器接收到主控CPU發送來的數據包后先對數據包進行校驗，若校驗成功則根據數據包中的目的地址將數據包中的待加載FPGA配置數據寫入對應虛擬鏈路的FIFO中，并發送packet accepted控制包給主控CPU。

5.根據權利要求4所述的一種FPGA動態并行加卸載系統，其特征在于將FIFO的滿信號取反接入SRIO控制器的AXI-Stream接口的ready信號上，當FIFO被SRIO控制器寫滿時實現對SRIO控制器的數據反壓操作。

6.根據權利要求1所述的一種FPGA動態并行加卸載系統，其特征在于SelectMap控制器發現FIFO被讀空時，通過拉高CS_B片選型號中斷對待加載FPGA的加載。

7.根據權利要求1所述的一種FPGA動態并行加卸載系統，其特征在于當SRIO控制器接收數據無法正常寫入FIFO時，會向主控CPU發送Packet Not Accepted數據包，從而反壓SRIO鏈路進行流控。

8.根據權利要求1所述的一種FPGA動態并行加卸載系統，其特征在于SelectMap控制器的輸出引腳包含了數據、控制和時鐘引腳，在代理FPGA的內部時鐘網絡和時鐘引腳間加入ODDR，使SelectMap控制器的輸出時鐘被向后相移了180度，與輸出數據的中心對齊。