[發(fā)明專利]動(dòng)態(tài)存儲器及存儲裝置

在審

• 申請?zhí)枺?/td>: 202210095782.6
• 申請日: 2022-01-26
• 公開（公告）號: CN116209244A
• 公開（公告）日: 2023-06-02
• 發(fā)明（設(shè)計(jì)）人: 戴瑾
• 申請（專利權(quán)）人: 北京超弦存儲器研究院
• 主分類號: H10B12/00
• 分類號: H10B12/00;H01L27/02
• 代理公司: 北京市立方律師事務(wù)所 11330
• 代理人: 張?bào)銓?王存霞

本申請?zhí)峁┮环N動(dòng)態(tài)存儲器及存儲裝置，動(dòng)態(tài)存儲器中的存儲單元包括層疊設(shè)置的第一層MOS管組件以及第二層MOS管組件。通過在第一層MOS管組件中設(shè)置第一MOS管和第二MOS管，第一MOS管和第二MOS管的柵極電容可作為存儲單元的存儲電容，由此提高了動(dòng)態(tài)存儲器的存儲容量。使第一MOS管和第二MOS管共用源極，并使第三MOS管和第四MO管共用源極，可以減少第一層MOS管組件以及第二層MOS管組件所占的面積。因此在增加了MOS管數(shù)量、提高了動(dòng)態(tài)存儲器容量的同時(shí)，也不會(huì)增加過多的占用面積，更有利于器件的集成。另外通過將讀位線設(shè)置在第一層MOS管組件遠(yuǎn)離第二層MOS管組件的一側(cè)，將寫位線設(shè)置在第二層MOS管組件遠(yuǎn)離第一層MOS管組件的一側(cè)，方便了走線。

技術(shù)領(lǐng)域

本申請涉及半導(dǎo)體器件技術(shù)領(lǐng)域，具體而言，本申請涉及一種動(dòng)態(tài)存儲器及存儲裝置。

背景技術(shù)

動(dòng)態(tài)隨機(jī)存取存儲器(Dynamic?Random?Access?Memory，DRAM)是一種半導(dǎo)體存儲器，和靜態(tài)存儲器相比，DRAM存儲器具有結(jié)構(gòu)較為簡單、制造成本較低、容量密度較高的優(yōu)點(diǎn)，隨著技術(shù)的發(fā)展，DRAM存儲器越來越廣泛地被應(yīng)用于服務(wù)器、智能手機(jī)、個(gè)人電腦等電子裝置之中。

DRAM存儲器通常包括多個(gè)存儲單元，為了提高DRAM存儲器的容量，需要增加存儲單元的數(shù)量。然而，增加存儲單元的數(shù)量又占用較大的面積，使得結(jié)構(gòu)不夠緊湊，不利于器件的集成。

發(fā)明內(nèi)容

本申請針對現(xiàn)有方式的缺點(diǎn)，提出一種動(dòng)態(tài)存儲器及存儲裝置，用以解決現(xiàn)有技術(shù)中DRAM存儲器存在的占用面積較大和結(jié)構(gòu)不夠緊湊的問題。

1.一種動(dòng)態(tài)存儲器，包括多個(gè)存儲單元，其特征在于，所述存儲單元包括：

第一層MOS管組件，包括第一MOS管和第二MOS管，所述第一MOS管和所述第二MOS管均為金屬氧化物薄膜晶體管，所述第一MOS管和所述第二MOS管共用源極；

第二層MOS管組件，位于所述第一層MOS管組件的一側(cè)，包括第三MOS管和第四MOS管，所述第三MOS管和所述第四MOS管均為金屬氧化物薄膜晶體管，所述第三MOS管和所述第四MOS管共用源極；

讀位線，位于所述第一層MOS管組件遠(yuǎn)離所述第二層MOS管組件的一側(cè)，與所述第一MOS管和所述第二MOS管的源極電連接；

寫位線，位于所述第二層MOS管組件遠(yuǎn)離所述第一層MOS管組件的一側(cè)，與所述第三MOS管和所述第四MOS管的源極電連接；

兩條讀字線，位于所述第一層MOS管組件遠(yuǎn)離所述第二層MOS管組件的一側(cè)，分別與所述第一MOS管和所述第二MOS管的漏極電連接；

兩條寫字線，分別與所述第三MOS管和所述第四MOS管的柵極電連接；

所述第一MOS管的柵極與所述第三MOS管的漏極電連接，所述第二MOS管的柵極與所述第四MOS管的漏極電連接。

可選的，所述第一MOS管和所述第二MOS管的有源層材料包括ITO、IWO或IGZO，所述第三MOS管和所述第四MOS管的有源層材料包括包括ITO、IWO或IGZO。

可選的，所述讀位線通過接觸點(diǎn)與所述第一MOS管以及所述第二MOS管的源極電連接。

可選的，所述第一MOS管的柵極與所述第二MOS管的柵極平行，所述讀位線與所述第一MOS管以及所述第二MOS管的柵極垂直。

可選的，所述讀字線與所述第一MOS管以及所述第二MOS管的柵極平行。

可選的，所述第一MOS管的柵極通過通孔與所述第三MOS管的漏極電連接，所述第二MOS管的柵極通過通孔與所述第四MOS管的漏極電連接。