[發明專利]一種時鐘占空比校準電路

在審

• 申請號: 202210094866.8
• 申請日: 2022-01-26
• 公開（公告）號: CN114598323A
• 公開（公告）日: 2022-06-07
• 發明（設計）人: 于金鑫;李秀冬;歐陽鵬;王博
• 申請（專利權）人: 江蘇清微智能科技有限公司
• 主分類號: H03M1/10
• 分類號: H03M1/10;H03K5/156
• 代理公司: 北京索睿邦知識產權代理有限公司 11679
• 代理人: 朱玲

本發明公開了一種時鐘占空比校準電路，包括：占空比調節模塊、單端轉差分模塊、占空比檢測模塊以及低通濾波器模塊，其中占空比調節模塊包括時鐘差分輸入端、控制電壓差分輸入端以及時鐘差分輸出端，用于調節輸入時鐘信號的占空比；單端轉差分模塊的輸入端與占空比調節模塊的時鐘差分輸出端連接，用于轉換占空比調節模塊的單端輸出信號為差分輸出信號；占空比檢測模塊的差分輸入端與單端轉差分模塊的輸出端連接，用于檢測調整完的時鐘的占空比大小；以及低通濾波器模塊的輸入端與占空比檢測模塊的輸出端連接，并且輸出端與占空比調節模塊的控制電壓差分輸入端連接，用于對占空比檢測模塊所輸出的控制電壓進行低通濾波，減少控制信號抖動。

技術領域

本發明涉及集成電路技術領域，特別是涉及一種時鐘占空比校準電路。

背景技術

在高速串行收發器、高速流水線模數轉化器(Pipeline ADC)和高頻射頻模塊電路中，具有50％占空比的時鐘信號能夠提供最大的應用效率和時間裕度，從而保證系統的正常運作和性能的發揮。然而由于時鐘頻率增加、溫度變化、工藝偏差以及傳輸延遲等原因，時鐘占空比往往偏離最佳值，因此需要時鐘占空比調節電路對其進行調整，而目前相關技術中的時鐘占空比校準電路的校準精度和校準頻率范圍局限性都較高。

針對上述的現有技術中存在的現有的時鐘占空比調節電路由于校準精度和校準頻率的局限性，導致時鐘占空比校準困難的技術問題，目前尚未提出有效的解決方案。

發明內容

本發明公開提供了一種時鐘占空比校準電路，以至少解決現有技術中存在的現有的時鐘占空比調節電路由于校準精度和校準頻率的局限性，導致時鐘占空比校準困難的技術問題。

根據本發明的一個方面，提供了一種時鐘占空比校準電路，包括：占空比調節模塊、單端轉差分模塊、占空比檢測模塊以及低通濾波器模塊，其中占空比調節模塊包括時鐘差分輸入端、控制電壓差分輸入端以及時鐘差分輸出端，用于調節輸入時鐘信號的占空比；單端轉差分模塊的輸入端與占空比調節模塊的時鐘差分輸出端連接，用于轉換占空比調節模塊的單端輸出信號為差分輸出信號；占空比檢測模塊的差分輸入端與單端轉差分模塊的輸出端連接，用于檢測調整完的時鐘的占空比大小；以及低通濾波器模塊的輸入端與占空比檢測模塊的輸出端連接，并且輸出端與占空比調節模塊的控制電壓差分輸入端連接，用于對占空比檢測模塊所輸出的控制電壓進行低通濾波，減少控制信號抖動。

可選地，占空比調節模塊由第一晶體管、第二晶體管、第三晶體管、第四晶體管、第五晶體管、第六晶體管、第七晶體管、第八晶體管、第九晶體管、第十晶體管、第一電流源以及第二電流源組成，其中第一晶體管、第二晶體管、第三晶體管以及第四晶體管為二極管連接形式的NMOS晶體管；以及第五晶體管、第六晶體管、第七晶體管、第八晶體管、第九晶體管以及第十晶體管為PMOS晶體管。

可選地，時鐘差分輸入端分別接第一晶體管和第二晶體管的柵極；控制電壓差分輸入端分別接第三晶體管和第四晶體管的柵極；第一晶體管和第二晶體管的源極相連接并接第一電流源到地，第三晶體管和第四晶體管的源極相連接并接第二電流源到地；第一晶體管和第三晶體管的漏極與第五晶體管的柵極和漏極以及第八晶體管的漏極相連接；第二晶體管和第四晶體管的漏極與第六晶體管的柵極和漏極以及第七晶體管的漏極相連接；第五晶體管、第六晶體管、第七晶體管、第八晶體管的源極連接電源；第七晶體管的漏極與第九晶體管的漏極和柵極以及第十晶體管的柵極連接；以及第八晶體管的漏極和第十晶體管的漏極連接；以及第九晶體管和第十晶體管的源極接地。

可選地，單端轉差分模塊由第一電阻、第十一晶體管、第十二晶體管、第十三晶體管、第十四晶體管、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器以及第六反相器組成，其中第十一晶體管、第十二晶體管、第十三晶體管以及第十四晶體管為MOS晶體管。

可選地，第二反相器、第四反相器以及第五反相器的尺寸是第一反相器的兩倍；第三反相器和第六反相器的尺寸是第一反相器的四倍；以及第十三晶體管、第十四晶體管的尺寸和第二反相器中的MOS管尺寸相同。