[發(fā)明專利]一種時鐘占空比校準電路

在審

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• 申請日: 2022-01-26
• 公開（公告）號: CN114598323A
• 公開（公告）日: 2022-06-07
• 發(fā)明（設計）人: 于金鑫;李秀冬;歐陽鵬;王博
• 申請（專利權）人: 江蘇清微智能科技有限公司
• 主分類號: H03M1/10
• 分類號: H03M1/10;H03K5/156
• 代理公司: 北京索睿邦知識產權代理有限公司 11679
• 代理人: 朱玲

1.一種時鐘占空比校準電路，其特征在于，包括：占空比調節(jié)模塊(10)、單端轉差分模塊(20)、占空比檢測模塊(30)以及低通濾波器模塊(40)，其中

所述占空比調節(jié)模塊(10)包括時鐘差分輸入端、控制電壓差分輸入端以及時鐘差分輸出端，用于調節(jié)輸入時鐘信號的占空比；

所述單端轉差分模塊(20)的輸入端與所述占空比調節(jié)模塊(10)的所述時鐘差分輸出端連接，用于轉換占空比調節(jié)模塊(10)的單端輸出信號為差分輸出信號；

所述占空比檢測模塊(30)的差分輸入端與所述單端轉差分模塊(20)的輸出端連接，用于檢測調整完的時鐘的占空比大小；以及

所述低通濾波器模塊(40)的輸入端與所述占空比檢測模塊(30)的輸出端連接，并且輸出端與所述占空比調節(jié)模塊(10)的所述控制電壓差分輸入端連接，用于對所述占空比檢測模塊(30)所輸出的控制電壓進行低通濾波，減少控制信號抖動。

2.根據權利要求1所述的時鐘占空比校準電路，其特征在于，所述占空比調節(jié)模塊(10)包括：第一晶體管(M₁)、第二晶體管(M₂)、第三晶體管(M₃)、第四晶體管(M₄)、第五晶體管(M₅)、第六晶體管(M₆)、第七晶體管(M₇)、第八晶體管(M₈)、第九晶體管(M₉)、第十晶體管(M10)、第一電流源(I_d1)以及第二電流源(I_d2)組成，其中

所述第一晶體管(M₁)、所述第二晶體管(M₂)、所述第三晶體管(M₃)以及所述第四晶體管(M₄)為二極管連接形式的NMOS晶體管；以及

所述第五晶體管(M₅)、所述第六晶體管(M₆)、所述第七晶體管(M₇)、所述第八晶體管(M₈)、所述第九晶體管(M₉)以及所述第十晶體管(M₁₀)為PMOS晶體管。

3.根據權利要求2所述的時鐘占空比校準電路，其特征在于，所述時鐘差分輸入端分別接所述第一晶體管(M₁)和所述第二晶體管(M₂)的柵極；

所述控制電壓差分輸入端分別接所述第三晶體管(M₃)和所述第四晶體管(M₄)的柵極；

所述第一晶體管(M₁)和所述第二晶體管(M₂)的源極相連接并接所述第一電流源(I_d1)到地，所述第三晶體管(M₃)和所述第四晶體管(M₄)的源極相連接并接所述第二電流源(I_d2)到地；

所述第一晶體管(M₁)和所述第三晶體管(M₃)的漏極與所述第五晶體管(M₅)的柵極和漏極以及所述第八晶體管(M₈)的漏極相連接；

所述第二晶體管(M₂)和所述第四晶體管(M₄)的漏極與所述第六晶體管(M₆)的柵極和漏極以及所述第七晶體管(M₇)的漏極相連接；

所述第五晶體管(M₅)、所述第六晶體管(M₆)、所述第七晶體管(M₇)、所述第八晶體管(M₈)的源極連接電源(VDD)；

所述第七晶體管(M₇)的漏極與所述第九晶體管(M₉)的漏極和柵極以及第十晶體管(M₁₀)的柵極連接；以及

所述第八晶體管(M₈)的漏極和所述第十晶體管(M₁₀)的漏極連接；以及

所述第九晶體管(M₉)和所述第十晶體管(M₁₀)的源極接地。