[發明專利]半導體器件及其形成方法

在審

• 申請號: 202210064450.1
• 申請日: 2022-01-20
• 公開（公告）號: CN114975250A
• 公開（公告）日: 2022-08-30
• 發明（設計）人: 林立峰;柯忠廷;謝宛蓁;黃泰鈞
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/8234
• 分類號: H01L21/8234;H01L27/088
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;李偉

公開了用于在柵電極的部分之間形成柵極隔離結構的改進方法以及由該方法形成的半導體器件。在實施例中，方法包括：在襯底上方形成溝道結構；形成在平行于溝道結構的方向上延伸的第一隔離結構；在溝道結構和第一隔離結構上方形成偽柵極結構；在偽柵極結構上方沉積硬掩模層；蝕刻硬掩模層以在第一隔離結構上方形成穿過硬掩模層的第一開口；在硬掩模層上方、在第一開口中以及在偽柵極結構上方共形沉積第一介電層；蝕刻第一介電層以延伸第一開口并且暴露偽柵極結構；以及蝕刻偽柵極結構以延伸第一開口并且暴露第一隔離結構。本申請的實施例還涉及形成半導體器件的方法。

技術領域

本申請的實施例涉及半導體器件及其形成方法。

背景技術

半導體器件用于各種電子應用中，諸如例如，個人計算機、手機、數碼相機和其它電子設備。半導體器件通常通過在半導體襯底上方依次沉積材料的絕緣層或介電層、導電層和半導體層并且使用光刻圖案化各個材料層以在其上形成電路組件和元件來制造。

半導體工業通過不斷減小最小部件尺寸來不斷提高各個電子組件(例如，晶體管、二極管、電阻器、電容器等)的集成密度，這允許更多的組件集成至給定區域中。

發明內容

本申請的一些實施例提供了一種形成半導體器件的方法，包括：在襯底上方形成溝道結構；形成在平行于所述溝道結構的方向上延伸的第一隔離結構；在所述溝道結構和所述第一隔離結構上方形成偽柵極結構；在所述偽柵極結構上方沉積硬掩模層；蝕刻所述硬掩模層以在所述第一隔離結構上方形成穿過所述硬掩模層的第一開口；在所述硬掩模層上方、在所述第一開口中以及在所述偽柵極結構上方共形沉積第一介電層；蝕刻所述第一介電層以延伸所述第一開口并且暴露所述偽柵極結構；以及蝕刻所述偽柵極結構以延伸所述第一開口并且暴露所述第一隔離結構。

本申請的另一些實施例提供了一種形成半導體器件的方法，包括：在半導體襯底上方形成柵極結構；在所述柵極結構上方沉積硬掩模；蝕刻所述硬掩模以形成暴露所述柵極結構的第一開口；在所述第一開口中沉積第一介電層；蝕刻所述第一介電層以形成第一間隔件并且暴露所述柵極結構；以及蝕刻所述柵極結構以暴露設置在所述柵極結構和所述半導體襯底之間的介電鰭。

本申請的又一些實施例提供了一種形成半導體器件的方法，包括：在偽柵極結構上方形成硬掩模；蝕刻延伸穿過所述硬掩模并且部分穿過所述偽柵極結構的第一開口；在所述硬掩模和所述偽柵極結構上方以及所述第一開口中共形沉積第一介電層；同時蝕刻穿過所述第一介電層和所述偽柵極結構以延伸所述第一開口；以及在所述第一開口中形成柵極隔離結構。

附圖說明

當結合附圖進行閱讀時，從以下詳細描述可最佳理解本發明的各個方面。應該指出，根據工業中的標準實踐，各個部件未按比例繪制。實際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。

圖1示出了根據一些實施例的三維視圖中的包括鰭式場效應晶體管(FinFET)的半導體器件的實例。

圖2、圖3、圖4、圖5、圖6、圖7、圖8A、圖8B、圖8C、圖9A、圖9B、圖9C、圖9D、圖10A、圖10B、圖10C、圖10D、圖11A、圖11B、圖11C、圖11D、圖12A、圖12B、圖12C、圖12D、圖12E、圖13A、圖13B、圖13C、圖14A、圖14B、圖14C、圖14D、圖15A、圖15B、圖15C、圖15D、圖16A、圖16B、圖16C、圖16D、圖17A、圖17B、圖17C、圖17D、圖17E、圖18A、圖18B、圖18C、圖18D、圖19A、圖19B、圖19C、圖19D、圖20A、圖20B、圖20C、圖20D、圖21A、圖21B、圖21C、圖21D、圖22A、圖22B、圖23A、圖23B、圖24A、圖24B、圖24C、圖24D、圖25A、圖25B、圖25C、圖25D、圖26A、圖26B、圖26C、圖26D、圖27A、圖27B、圖27C、圖27D、圖28A、圖28B、圖28C、圖28D、圖29A、圖29B、圖29C、圖29D、圖30A和圖30B是根據一些實施例的半導體器件的制造中的中間階段的截面圖和頂視圖。