[發明專利]一種低漏電單比特存內計算單元及裝置

有效

• 申請號: 202210062923.4
• 申請日: 2022-01-20
• 公開（公告）號: CN114093400B
• 公開（公告）日: 2022-08-26
• 發明（設計）人: 喬樹山;曹景楠;尚德龍;周玉梅
• 申請（專利權）人: 中科南京智能技術研究院
• 主分類號: G11C11/41
• 分類號: G11C11/41;G11C11/413
• 代理公司: 北京高沃律師事務所 11569
• 代理人: 杜陽陽

1.一種低漏電單比特存內計算單元，其特征在于，所述單元包括：

6T-SRAM存儲單元、開關管P3、開關管P4、開關管P5、開關管P6、開關管P7和開關管P8；

開關管P3的第一端與6T-SRAM存儲單元的Q點連接，開關管P3的第二端與電源連接，開關管P3的第三端與開關管P4的第二端連接，開關管P4的第一端用于輸入讀字線使能信號，開關管P4的第三端與開關管P5的第三端均用于輸出第一輸出信號，開關管P5的第二端用于輸入讀位線信號，開關管P5的第一端用于輸入預充電信號；

開關管P6的第一端與6T-SRAM存儲單元的QB點連接，開關管P6的第二端與電源連接，開關管P6的第三端與開關管P7的第二端連接，開關管P7的第一端用于輸入讀字線使能信號，開關管P7的第三端與開關管P8的第三端均用于輸出第二輸出信號，開關管P8的第二端用于輸入讀反位線信號，開關管P8的第一端用于輸入預充電信號；

在存儲模式下，讀字線使能信號和預充電信號都被置為高電平1.2V，讀位線信號/讀反位線信號為0V，此時，開關管P4、開關管P5、開關管P7和開關管P8均為關閉狀態，寫位線信號/寫反位線信號上加載所要存儲的信息，寫字線使能信號置為高電平，將數據寫入6T-SRAM存儲單元中；

在計算模式下，將1bit權重信息寫入到6T-SRAM存儲單元中，此時讀位線信號和讀反位線信號施加相同的輸入信息，預充電信號置為低電平，使開關管P5和開關管P8導通，待6T-SRAM存儲單元中的權重信息穩定并且預充電過程結束后，將讀字線使能信號置為低電平，預充電信號重新置回高電平，使開關管P4和開關管P7導通；再根據6T-SRAM存儲單元中存儲的權重信息，決定開關管P3和開關管P6是否導通，對第一輸出信號和第二輸出信號進行充放電操作，最終第一輸出信號和第二輸出信號上累積的電壓差即為運算結果；

開關管P3、開關管P4、開關管P5、開關管P6、開關管P7和開關管P8均為PMOS管；

開關管P5和開關管P8的寬長比相比于開關管P3、開關管P4、開關管P6和開關管P7更大。

2.根據權利要求1所述的低漏電單比特存內計算單元，其特征在于，所述6T-SRAM存儲單元包括：

開關管P1、開關管P2、開關管N1、開關管N2、開關管N3和開關管N4；

開關管P1的第二端和開關管P2的第二端均與電源連接，開關管P1的第一端、開關管N1的第一端、開關管P2的第三端和開關管N2的第三端均連接，將連接的點稱為QB點，開關管P2的第一端、開關管N2的第一端、開關管P1的第三端和開關管N1的第三端均連接，將連接的點稱為Q點，開關管N1的第二端和開關管N2的第二端均與地端連接，開關管N3的第一端和開關管N4的第一端均用于輸入寫字線使能信號，開關管N3的第三端與Q點連接，開關管N3的第二端用于輸入寫位線信號，開關管N4的第三端用于輸入寫反位線信號，開關管N4的第二端與QB點連接。

3.根據權利要求2所述的低漏電單比特存內計算單元，其特征在于，開關管P1和開關管P2均為PMOS管，開關管N1、開關管N2、開關管N3和開關管N4均為NMOS管。

4.根據權利要求3所述的低漏電單比特存內計算單元，其特征在于，各所述PMOS管的第一端為柵極，各所述PMOS管的第二端為源極，各所述PMOS管的第三端為漏極，各所述PMOS管的襯底均與電源連接。

5.一種低漏電單比特存內計算裝置，其特征在于，所述裝置包括：至少一個權利要求1-4任一項所述的單比特存內計算單元。