[發明專利]存內計算單元、模塊和系統

在審

• 申請號: 202210046432.0
• 申請日: 2022-01-13
• 公開（公告）號: CN114546332A
• 公開（公告）日: 2022-05-27
• 發明（設計）人: 楊展悌;蘇炳熏;葉甜春;朱紀軍;李彬鴻;羅軍;趙杰
• 申請（專利權）人: 廣東省大灣區集成電路與系統應用研究院;澳芯集成電路技術（廣東）有限公司
• 主分類號: G06F7/544
• 分類號: G06F7/544
• 代理公司: 華進聯合專利商標代理有限公司 44224
• 代理人: 成亞婷

本發明涉及一種存內計算單元、模塊和系統。存內計算單元包括存儲陣列，包含多個呈N行N列排布的存儲單元，位于第i行第j列的存儲單元記為S_i,j；位于同一列的存儲單元中的數據值相同；存儲陣列用于存儲N比特的第一數據；N條字線，字線用于輸入N比特的第二數據；位于同一行存儲單元的控制端經由同一條字線依次串接；M個位線組，第k組位線記為位線組BL_k，M等于2N?1；其中，當1≤k≤N時，位線組BL_k具有k條位線，k條位線分別連接至和存儲單元S_1,k及存儲單元S_k,1位于同一直線上的各存儲單元的輸出端；當N≤k≤M時，位線組BL_k具有2N?k條位線，2N?k條位線分別連接至和存儲單元S_k?N+1,N及存儲單元S_N,k?N+1位于同一直線上的各存儲單元的輸出端。

技術領域

本發明涉及計算存儲一體化，特別是涉及一種存內計算單元、模塊和系統。

背景技術

計算存儲一體化是近年來出現的新型計算技術，其目標為在內存中完成數據計算，避免或減少數據在內存和CPU之間的搬運，提高計算效率。尤其是隨著人工智能(artificial intelligence,AI)的發展，數據量和計算量快速增加，傳統的馮諾依曼計算機結構正受到越來越多的挑戰。以卷積神經網絡(convolution neural network，CNN)為例，每次乘運算之后，需要先將乘積存儲起來，取出到CPU內相加，周而復始。數據在內存和CPU之間的不斷存取占用大量能耗，效率很低。

為了進一步提高計算效率，人們提出了存內計算的思路，即在存儲模塊內部完成數據的計算，而無需再將數據搬運至CPU內進行運算。然而，隨著卷積神經網絡的發展，模型復雜度越來高，所需用到的過濾器(filter)個數也越來越多，如果為每個filter分配專屬的內存單元來存儲權重值，則會占用大量內存，降低內存利用率，提高成本。并且，現有的存內計算結構需要將各存儲單元輸出的飽和電流匯入同一個輸出線路后，再將其轉換為數字信號，以求得乘積和。由于不同存儲單元輸出的飽和電流不可能完全保持一致，必然存在一定的誤差，因此在電流匯集的過程中，會存在累積誤差不斷增大的風險。當匯集的飽和電流個數越多，累積誤差也越大。

發明內容

基于此，有必要針對上述問題，提供一種存內計算單元、模塊和系統。

一種存內計算單元，包括：存儲陣列，包含多個呈N行N列排布的存儲單元，位于第i行第j列的所述存儲單元記為S_i,j；位于同一列的所述存儲單元中存儲的數據值相同；所述存儲陣列用于存儲N比特的第一數據；其中，N大于等于1，i大于等于1且小于等于N，j大于等于1且小于等于N；其中，所述存儲單元包括門控訪問元件和存儲元件，所述存儲單元的控制端為所述門控訪問元件的柵極；所述存儲單元的輸出端為所述門控訪問元件的漏極；N條字線，所述字線用于輸入N比特的第二數據；位于同一行所述存儲單元的控制端經由同一條所述字線依次串接；M個位線組，第k組位線記為位線組BL_k，M等于2N-1，k大于等于1且小于等于M；其中，當k大于等于1且小于等于N時，第k組位線具有k條位線，k條位線分別連接至和存儲單元S_1,k及存儲單元S_k,1位于同一直線上的各存儲單元的輸出端；當k大于N且小于等于M時，第k組位線具有2N-k條位線，2N-k條位線分別連接至和存儲單元S_k-N+1,N及存儲單元S_N,k-N+1位于同一直線上的各存儲單元的輸出端。