[發(fā)明專利]溝槽型晶體管及其形成方法

有效

• 申請?zhí)枺?/td>: 202210039022.3
• 申請日: 2022-01-13
• 公開（公告）號: CN114496796B
• 公開（公告）日: 2023-04-28
• 發(fā)明（設計）人: 魏峰;相奇;戴學春
• 申請（專利權）人: 廣東芯粵能半導體有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78;H01L29/423
• 代理公司: 深圳市嘉勤知識產權代理有限公司 44651
• 代理人: 董琳

本申請公開一種溝槽型晶體管及其形成方法，所述形成方法包括：提供基底；在所述基底內形成第一溝槽；在所述第一溝槽的內部表面形成柵介質材料層；刻蝕所述第一溝槽底部的柵介質材料層至暴露出所述第一溝槽的底部的基底，形成位于所述第一溝槽側壁的柵介質層；繼續(xù)沿所述第一溝槽刻蝕所述基底，在所述第一溝槽底部形成所述第二溝槽；在所述第二溝槽的內壁表面形成隔離層；在所述第一溝槽和所述第二溝槽內填充柵極。上述方法形成的溝槽型晶體管的性能得到提高。

技術領域

本申請涉及半導體技術領域，具體涉及一種溝槽型晶體管及其形成方法。

背景技術

SiC溝槽MOSFET(金屬氧化物半導體場效應晶體管，Metal-Oxide-SemiconductorField-Effect?Transistor)通常需要工作在較高的工作電壓下，使得柵介質層經(jīng)常處于高電場的應用環(huán)境下，從而大大增加了柵介質層失效的概率。

雖然增加柵介質層的厚度可以顯著提高柵介質層的可靠性，但如果將溝槽內的整個柵介質層加厚，會大大增加溝道的導通電阻，導致器件的導通電阻明顯升高，從而使得器件性能降低。

為了兼顧器件的電參數(shù)性能與可靠性，現(xiàn)有技術中，通常只能選擇折衷的柵介質層厚度來進行兩者的平衡，但是改善有限。

如何能夠實現(xiàn)對溝道區(qū)域的柵介質層以及柵極底部與襯底之間的介質層的厚度分別進行調整，是目前亟待解決的問題。

發(fā)明內容

鑒于此，本申請?zhí)峁┮环N溝槽型晶體管及其形成方法，以解決現(xiàn)有的無法分別調整柵介質層和隔離層厚度的問題。

本申請?zhí)峁┑囊环N溝槽型晶體管的形成方法，包括：提供基底；在所述基底內形成第一溝槽；在所述第一溝槽的內部表面形成柵介質材料層；刻蝕所述第一溝槽底部的柵介質材料層至暴露出所述第一溝槽的底部的基底，形成位于所述第一溝槽側壁的柵介質層；繼續(xù)沿所述第一溝槽刻蝕所述基底，在所述第一溝槽底部形成所述第二溝槽；在所述第二溝槽的內壁表面形成隔離層；在所述第一溝槽和所述第二溝槽內填充柵極以及在所述柵極兩側的基底內形成源極。

可選的，所述第一溝槽的形成方法包括：在所述基底表面形成具有開口的掩膜層；沿所述開口刻蝕所述基底，形成所述第一溝槽；所述柵介質材料層還覆蓋所述掩膜層表面；形成所述第二溝槽后，去除所述掩膜層。

可選的，所述隔離層的形成方法包括：形成覆蓋所述第二溝槽內壁表面、所述柵介質層表面的隔離材料層；刻蝕所述隔離材料層，去除位于所述柵介質層表面的隔離材料層，形成僅位于所述第二溝槽內壁表面的所述隔離層。

可選的，所述柵介質層的厚度小于所述隔離層的厚度。

可選的，采用沉積工藝形成所述柵介質材料層。

可選的，所述柵介質層的材料包括氧化鉿、氧化鋁、氧化鋯以及氧化鑭中的至少一種。

可選的，采用沉積工藝形成所述隔離材料層。

可選的，所述基底表面處還形成有摻雜阱層和位于所述摻雜阱層內的源極摻雜區(qū)。

可選的，所述摻雜阱層的深度小于等于所述第一溝槽的深度；所述源極摻雜區(qū)的深度小于所述摻雜阱的深度。

本申請還提供一種溝槽型晶體管，所述溝槽型晶體管采用上述任一項所述的形成方法所形成。

本申請上述溝槽型晶體管的形成方法，分別在第一溝槽側壁形成柵介質層、以及在第二溝槽內壁形成隔離層，將柵介質層和隔離層的形成工藝分開進行，能夠分別調整柵介質層和隔離層的厚度，同時滿足低溝道電阻以及高耐壓性能的要求，從而提高溝槽晶體管的性能。

進一步的，所述柵介質層和所述隔離層均通過沉積工藝形成，使得在材料選擇，以及厚度調整上具有更高的靈活性。

附圖說明