[發明專利]半導體結構及其形成方法

在審

• 申請號: 202210030628.0
• 申請日: 2022-01-12
• 公開（公告）號: CN114334866A
• 公開（公告）日: 2022-04-12
• 發明（設計）人: 章恒嘉
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: H01L23/38
• 分類號: H01L23/38;H01L35/32;H01L35/34
• 代理公司: 上海盈盛知識產權代理事務所(普通合伙) 31294
• 代理人: 高德志

1.一種半導體結構，其特征在于，包括：

半導體襯底，所述半導體襯底包括芯片區和圍繞芯片區的控溫區；

位于所述控溫區的珀爾帖器件，所述珀爾帖器件包括位于所述控溫區的半導體襯底中且沿著所述芯片區邊界方向交替排布的若干P型摻雜區和若干N型摻雜區；位于所述N型摻雜區和P型摻雜區遠離芯片區一側的第一端金屬層和第二端金屬層，所述第一端金屬層電連接于所述若干N型摻雜區，所述第二端金屬層電連接于所述若干P型摻雜區；位于所述N型摻雜區和P型摻雜區靠近芯片區一側的半導體襯底中的第三端金屬層，所述第三端金屬層電連接于所述N型摻雜區與P型摻雜區。

2.如權利要求1所述的半導體結構，其特征在于，所述第三端金屬層為長條形的金屬層，所述長條形的金屬層電連接于所有的所述N型摻雜區和所述P型摻雜區。

3.如權利要求1所述的半導體結構，其特征在于，所述第三端金屬層包括若干依次間隔的第三端子金屬層，每一個第三端子金屬層電連接于至少一對相鄰的N型摻雜區和P型摻雜區。

4.如權利要求1所述的半導體結構，其特征在于，所述N型摻雜區和P型摻雜區靠近芯片區一側的半導體襯底中具有暴露出所述N型摻雜區和P型摻雜區的靠近芯片區的一側側壁表面的第一溝槽，所述第三端金屬層填充滿所述第一溝槽。

5.如權利要求1所述的半導體結構，其特征在于，所述第一端金屬層和第二端金屬層均包括向遠離芯片區的方向凸出的若干齒狀部和連接于所述若干齒狀部的本體部，所述本體部與相應的N型摻雜區和P型摻雜區電連接。

6.如權利要求1所述的半導體結構，其特征在于，所述第一端金屬層位于第二端金屬層下方，且所述第一端金屬層位于所述N型摻雜區和P型摻雜區遠離芯片區一側的半導體襯底中；所述半導體結構還包括介質層，所述第一端金屬層和第二端金屬層通過所述介質層隔離。

7.如權利要求6所述的半導體結構，其特征在于，所述半導體結構還包括若干第一連接金屬墊和連接于每個所述第一連接金屬墊上表面的第一金屬插塞，所述第一連接金屬墊位于所述P型摻雜區遠離芯片區一側的半導體襯底中且與所述P型摻雜區遠離芯片區的一側電連接，所述第二端金屬層通過位于所述介質層中的第一金屬插塞與相應的第一連接金屬墊連接。

8.如權利要求1所述的半導體結構，其特征在于，所述第一端金屬層位于第二端金屬層上方，且所述第二端金屬層位于所述N型摻雜區和P型摻雜區遠離芯片區一側的半導體襯底中；所述半導體結構還包括介質層，所述第一端金屬層和第二端金屬層通過所述介質層隔離。

9.如權利要求8所述的半導體結構，其特征在于，所述半導體結構還包括若干第二連接金屬墊和連接于每個所述第二連接金屬墊上表面的第二金屬插塞，所述第二連接金屬墊位于所述N型摻雜區遠離芯片區一側的半導體襯底中且與所述N型摻雜區遠離芯片區的一側電連接，所述第一端金屬層通過位于所述介質層中的第二金屬插塞與相應的第二連接金屬墊連接。

10.如權利要求1所述的半導體結構，其特征在于，所述N型摻雜區和P型摻雜區通過離子注入工藝形成。

11.如權利要求1所述的半導體結構，其特征在于，所述控溫區中的所述珀爾帖器件沿著所述芯片區邊界方向包圍所述芯片區。

12.如權利要求1所述的半導體結構，其特征在于，所述第一端金屬層連接電源正極，所述第二端金屬層連接電源負極。

13.如權利要求1所述的半導體結構，其特征在于，所述芯片區包含半導體芯片，所述半導體結構還包括保護環器件，所述保護環器件包括若干層金屬層和將相鄰層的金屬層連接的金屬插塞，所述保護環器件設置于所述珀爾帖器件和所述半導體芯片之間，且圍繞所述半導體芯片。